Документация

Кодирование модулей HDL для верификации с MATLAB

Наиболее базовый элемент коммуникации в интерфейсе HDL Verifier является модулем HDL. Интерфейс передает все данные между симулятором HDL и MATLAB как данные порта. Программное обеспечение HDL Verifier работает с любым существующим модулем HDL. Однако, когда вы кодируете модуль HDL, который предназначен для верификации MATLAB, необходимо полагать, что ее имя, типы данных совместно используются этими двумя средами и режимами направления.

Выберите HDL Module Name for Use with MATLAB Test Bench

Несмотря на то, что не требуемый, при именовании модуля HDL, рассматривают выбор имени, которое также может использоваться в качестве имени функции MATLAB. (Обычно называющие правила для VHDL^® или Verilog^® и MATLAB совместимы.) По умолчанию программное обеспечение HDL Verifier принимает, что модуль HDL и его функция симуляции совместно используют то же имя. Смотрите Связывают Вызовы функции Испытательного стенда С matlabtb.

Для получения дополнительной информации на рекомендациях по именованию функции MATLAB, см., “что MATLAB Программирует Советы” на файлах и именах файлов в документации MATLAB.

Задайте режимы направления портов в модуле HDL для использования с испытательным стендом

В вашем операторе модуля необходимо задать каждый порт с режимом направления (вход, вывести, или двунаправленный). Следующая таблица задает эти три режима.

Задайте типы данных порта в модулях HDL для использования с испытательным стендом

В этом разделе описывается задать типы данных, совместимые с MATLAB для портов в ваших модулях HDL. Для получения дополнительной информации о том, как интерфейс HDL Verifier преобразует типы данных для среды MATLAB, смотрите Поддерживаемые Типы данных.

Типы Данных порта для Сущностей VHDL.  В вашем операторе сущности необходимо задать каждый порт, который вы планируете протестировать с MATLAB с типом данных VHDL, который поддерживается программным обеспечением HDL Verifier. Интерфейс может преобразовать скалярные и данные массива следующих типов VHDL к сопоставимым типам MATLAB:

Интерфейс также поддерживает все подтипы и массивы предыдущих типов.

Типы Данных порта для Модулей Verilog.  В вашем определении модуля необходимо задать каждый порт, который вы планируете протестировать с MATLAB с типом данных порта Verilog, который поддерживается программным обеспечением HDL Verifier. Интерфейс может преобразовать данные следующих типов порта Verilog к сопоставимым типам MATLAB:

Скомпилируйте и разработайте проект HDL для использования с испытательным стендом

После того, как вы создадите или отредактируете свои исходные файлы HDL, используйте компилятор симулятора HDL, чтобы скомпилировать и отладить код.

 Компиляция для ModelSim

ModelSim> vlib work
ModelSim> vmap work work
ModelSim> vcom modsimrand.vhd

ModelSim> vlib work
ModelSim> vmap work work
ModelSim> vlog test.v

 Компиляция для острого

sh> ncvlog -64bit test.v

sh> ncverilog -64bit +gui +access+rwc +linedebug test.v 

sh> ncvlog -64bit -linedebug test.v
sh> ncelab -64bit -access +rwc test
sh> ncsim test

Для большего количества примеров см. примеры по HDL Verifier и демонстрации. Для получения дополнительной информации при использовании компилятора HDL, см. документацию средства моделирования.

Демонстрационное определение сущности VHDL

Этот демонстрационный фрагмент VHDL кода задает сущность decoder. По умолчанию сущность сопоставлена с функцией испытательного стенда MATLAB decoder.

Ключевое слово PORT отмечает запуск пункта порта сущности, который задает два IN порты — isum и qsum— и три OUT порты — adj, dvalid, и odata. Выходные порты управляют сигналами к входным портам функции MATLAB для обработки. Входные порты получают сигналы от выходных портов функции MATLAB.

Оба входных порта заданы как векторы, состоящие из пяти стандартных логических значений. Выходной порт adj также задан как стандартный логический вектор, но состоит только из двух значений. Выходные порты dvalid и odata заданы как скалярные стандартные логические порты. Для получения информации о том, как интерфейс HDL Verifier преобразует данные стандартного логического скаляра и типов массива для использования в среде MATLAB, смотрите Поддерживаемые Типы данных.

ENTITY decoder IS
PORT (
  isum   : IN std_logic_vector(4 DOWNTO 0);
  qsum   : IN std_logic_vector(4 DOWNTO 0);
  adj    : OUT std_logic_vector(1 DOWNTO 0);
  dvalid : OUT std_logic;
  odata  : OUT std_logic);
END decoder ;

Кодирование функций MATLAB Cosimulation

Кодирование функции MATLAB, чтобы проверить модуль HDL или компонент требует, чтобы вы следовали определенным соглашениям кодирования. Необходимо также изучить преобразования типа данных, которые происходят, и преобразования типа данных программы для работы на данных и возврата данных к симулятору HDL.

Чтобы закодировать функцию MATLAB, чтобы проверить модуль HDL или компонент, выполните следующие шаги:

Для большего количества советов смотрите Испытательный стенд и Функциональную Запись Компонента.

Синтаксис функции испытательного стенда

Синтаксис функции испытательного стенда MATLAB

function [iport, tnext] = MyFunctionName(oport, tnow, portinfo)

См. Определения Синтаксиса и Аргумента функции функции MATLAB для объяснения каждого из аргументов функции.

Демонстрационная функция испытательного стенда MATLAB

Этот раздел использует демонстрационную функцию MATLAB, чтобы идентифицировать разделы функции испытательного стенда MATLAB, требуемой программным обеспечением HDL Verifier. Вы видите полный текст кода, используемого в этой выборке в разделе MATLAB Builder EX Function Example: manchester_decoder.m.

matlabroot\toolbox\edalink\extensions\modelsim\modelsimdemos\vhdl\manchester\decoder.vhd

matlabroot\toolbox\edalink\extensions\modelsim\modelsimdemos\manchester_decoder.m

Как первый шаг к кодированию функции испытательного стенда EX MATLAB builder, необходимо изучить, как данные, смоделированные в сущности VHDL, сопоставляют с данными в среде EX MATLAB builder. Сущность VHDL decoder определяется следующим образом:

ENTITY decoder IS
PORT (
  isum   : IN std_logic_vector(4 DOWNTO 0);
  qsum   : IN std_logic_vector(4 DOWNTO 0); 
  adj    : OUT std_logic_vector(1 DOWNTO 0);
  dvalid : OUT std_logic;
  odata  : OUT std_logic
  );
END decoder ;

Следующее обсуждение подсвечивает ключевые строки кода в определении manchester_decoder Функция EX MATLAB builder:

Пример Функции EX MATLAB builder: manchester_decoder.m

function [iport,tnext] = manchester_decoder(oport,tnow,portinfo)
% MANCHESTER_DECODER  Test bench for VHDL 'decoder'
%  [IPORT,TNEXT]=MANCHESTER_DECODER(OPORT,TNOW,PORTINFO) -
%    Implements a test of the VHDL decoder entity which is part
%    of the Manchester receiver demo.  This test bench plots
%    the IQ mapping produced by the decoder.
%
%      iport              oport
%            +-----------+
% isum -(5)->|           |-(2)-> adj
% qsum -(5)->| decoder   |-(1)-> dvalid
%            |           |-(1)-> odata
%            +-----------+
%
%   isum - Inphase Convolution value
%   qsum - Quadrature Convolution value
%   adj  - Clock adjustment ('01','00','10')
%   dvalid - Data validity ('1' = data is valid)
%   odata - Recovered data stream
%
% Adjust = 0 (00b), generate full 16 cycle waveform

%   Copyright 2003-2009 The MathWorks, Inc.

persistent isum;
persistent qsum;
%persistent ga;
persistent x;
persistent y;
persistent adj;
persistent data;
global testisdone;
% This useful feature allows you to manually
% reset the plot by simply typing: >manchester_decoder
tnext = [];
iport = struct();

if nargin == 0,
    isum = [];
    return;
end

if exist('portinfo') == 1
    isum = [];
end

tnext = tnow+1e-9;
if isempty(isum),  %% First call
    scale = 9;
    isum = 0;
    qsum = 0;
    for k=1:2,
        ga(k) = subplot(2,1,k);
        axis([-1 17 -1 17]);
        ylabel('Quadrature');
        line([0 16],[8 8],'Color','r','LineStyle',':','LineWidth',1)
        line([8 8],[0 16],'Color','r','LineStyle',':','LineWidth',1)
    end
    xlabel('Inphase');
    subplot(2,1,1);
    title('Clock Adjustment (adj)');
    subplot(2,1,2);
    title('Data with Validity');
    iport.isum = '00000';
    iport.qsum = '00000';
    return;
end

% compute one row, then plot
isum = isum + 1;
adj(isum) = bin2dec(oport.adj');
data(isum) = bin2dec([oport.dvalid oport.odata]);

if isum == 17,
    subplot(2,1,1);
    for k=0:16,
        if adj(k+1) == 0,  % Bang on!
            line(k,qsum,'color','k','Marker','o');
        elseif adj(k+1) == 1,  %
            line(k,qsum,'color','r','Marker','<');
        else
            line(k,qsum,'color','b','Marker','>');
        end
    end
    subplot(2,1,2);
    for k=0:16,
        if data(k+1) < 2,  % Invalid
            line(k,qsum,'color','r','Marker','X');
        else
            if data(k+1) == 2,  %Valid and 0!
                line(k,qsum,'color','g','Marker','o');
            else
                line(k,qsum,'color','k','Marker','.');
            end
        end
    end

    isum = 0;
    qsum = qsum + 1;
    if qsum == 17,
        qsum = 0;
        disp('done');
        tnext = [];  % suspend callbacks
        testisdone = 1;
        return;
    end
    iport.isum = dec2bin(isum,5);
    iport.qsum = dec2bin(qsum,5);
else
    iport.isum = dec2bin(isum,5);
end