Имейте следующие элементы или готовую информацию:
Обеспечьте HDL-код (или вручную записанный или сгенерированное программное обеспечение) для проекта, который вы намереваетесь протестировать.
Выберите файлы HDL и задайте имя модуля верхнего уровня.
Рассмотрите параметры порта и убедитесь, что мастер FIL идентифицировал сигналы ввода и вывода и размеры сигнала как ожидалось.
Если вы используете Simulink®, предоставьте модель Simulink, готовую получить сгенерированный блок FIL.
Следующие шаги
Если вы создаете Систему FIL object™, затем пойдите, чтобы Применить Требования Системного объекта FIL.
Если вы создаете блок FIL, затем пойдите, чтобы Применить Требования Блока FIL.
Можно сгенерировать код и запустить FIL из любой подходящей модели Simulink.
Следующие шаги
Если вы создаете Системный объект FIL, затем пойдите, чтобы Применить Требования Системного объекта FIL.
Если вы создаете блок FIL, затем пойдите, чтобы Применить Требования Блока FIL.
Мастер FIL и HDL Workflow Advisor HDL Coder™ каждый выполняет следующие действия:
Преобразуйте HDL-код во вводы и выводы Системного объекта.
Обход вы посредством идентификации: устройство FPGA, исходные файлы, порты I/O и информация о порте.
Добавьте логику в устройство под тестом (DUT), чтобы связаться с MATLAB®.
Обычно эта логика мала и оказывает минимальное влияние на припадок вашего проекта на FPGA.
Создайте файл программирования и Системный объект FIL.
Примечание
Если проект не помещается в устройство или не удовлетворяет целям синхронизации, программное обеспечение не может создать файл программирования. В этой ситуации можно видеть предупреждение, что проект не удовлетворяет целям синхронизации, но это все еще генерирует файл программирования, или можно получить ошибку и никакой файл программирования. Или измените свой проект или используйте различную макетную плату.
Когда генерация интерфейса FIL завершена, можно использовать метод programFPGA
загружать файл программирования к плате FPGA. Можно также использовать этот метод, чтобы настроить опции во время выполнения и атрибуты сигнала.
Когда вы готовы начать, прочитать следующие темы и убедиться, что ваш DUT придерживается правил и инструкций, описанных в каждом разделе:
Когда вы будете закончены с этими разделами, затем перейдите к Генерации Системного объекта с Мастером FIL или в Симуляции FIL с HDL Workflow Advisor для MATLAB.
Следуйте этим правилам при использовании наследия или автоматически сгенерированного HDL-кода для генерации Системного объекта FIL.
Категория | Факторы |
---|---|
Файлы HDL | Все имена HDL должны быть законными, как задано в стандарте VHDL® 1993. |
Проект верхнего уровня |
|
Вводы и выводы |
|
Часы |
|
Сброс |
|
Часы включают |
|
Сущность DUT | Все порты на уровне DUT должны задать немного ширины. Используя переменную, когда не позволена битная ширина. |
Фронт синхроимпульса | Синхронизируйте порты ввода и вывода DUT положительным ребром. Отрицательное ребро не позволено. |
Неподдерживаемые типы данных |
|
Неподдерживаемые построения |
|
Входные и выходные данные FIL устанавливают пределы |
|
Выведите формат кадра |
Выведите формат кадра = размер Входного кадра × |
Совместимость MATLAB |
Симуляция HDL Verifier™ FIL поддерживает только следующие типы данных:
|
Мастер FIL и HDL Workflow Advisor HDL Coder каждый выполняет следующие действия:
Преобразуйте HDL-код в блоки-сигналы с синхронизацией прикладного.
Обход вы посредством идентификации: устройство FPGA, исходные файлы, порты I/O и информация о порте.
Добавьте логику в устройство под тестом (DUT), чтобы связаться с Simulink.
Обычно эта логика мала и оказывает минимальное влияние на припадок вашего проекта на FPGA.
Создайте файл программирования и блок симуляции FIL.
Примечание
Если проект не помещается в устройство или не удовлетворяет целям синхронизации, программное обеспечение не может создать файл программирования. В этой ситуации можно видеть предупреждение, что проект не удовлетворяет целям синхронизации, но это все еще генерирует файл программирования, или можно получить ошибку и никакой файл программирования. Или измените свой проект или используйте различную макетную плату.
После того, как генерация интерфейса FIL завершена, используйте маску блока FIL, чтобы загрузить файл программирования к плате FPGA. Можно также настроить опции во время выполнения и предупредить об атрибутах.
Когда вы готовы начать, прочитать следующие темы и убедиться, что ваш DUT придерживается правил и инструкций, описанных в каждом разделе:
Когда вы будете закончены с этими разделами, затем пойдите, чтобы Блокировать Генерацию с Мастером FIL или Симуляцией FIL с HDL Workflow Advisor для Simulink.
Следуйте этим правилам при использовании наследия или автоматически сгенерированного HDL-кода для генерации блока FIL.
Категория | Факторы |
---|---|
Файлы HDL | Все имена HDL должны быть законными, как задано в стандарте VHDL 1993. |
Проект верхнего уровня |
|
Вводы и выводы |
|
Часы |
|
Сброс |
|
Часы включают |
|
Сущность DUT | Все порты на уровне DUT должны задать немного ширины. Используя переменную, когда не позволена битная ширина. |
Фронт синхроимпульса | Синхронизируйте порты ввода и вывода DUT положительным ребром. Отрицательное ребро не позволено. |
Неподдерживаемые типы данных |
|
Неподдерживаемые построения |
|
Следуйте этим правилам для интеграции блока FIL в вашу модель Simulink.
Категория | Факторы |
---|---|
Общие правила модели |
|
Несовместимости с Simulink |
HDL Verifier симуляция FIL в настоящее время не поддерживает следующее:
|
Инициализация |
Инициализация RAM: Simulink запускается со времени 0 каждых раз, что означает, что RAM в модели Simulink инициализируется, чтобы обнулить для каждого запуска. Однако это предположение не верно в оборудовании. RAM в FPGA содержит свое значение от конца одной симуляции к запуску следующего. Если у вас есть RAM в вашем проекте, первая симуляция совпадает с Simulink, но последующие запуски не могут соответствовать. Обходное решение должно перезагрузить поток битов FPGA прежде, чем повторно выполнить симуляцию. Чтобы перезагрузить поток битов, нажмите Load на маске блока FIL. |
Правила настроек блока FIL |
|
Предел размера байта FIL |
|