Сигнал задержки один период расчета, если внешний включите сигнал, включен
Примечание
Блок Unit Delay Enabled не рекомендуется. Этот блок был удален из библиотеки Discrete в R2016b. В новых моделях используйте блок Delay (с набором параметров соответственно). Существующие модели, которые содержат блок Unit Delay Enabled, продолжают работать на обратную совместимость.
Дополнительная Math & Discrete / Дополнительный Дискретный (до R2016b)
Блок Unit Delay Enabled задерживает сигнал к одному периоду расчета, когда внешние включают E сигнала включен. В то время как разрешение выключено, блок отключен. Это содержит текущее состояние в том же значении и выходных параметрах то значение. Разрешать сигнал включен когда E не 0, и прочь когда E 0.
Вы задаете блок выход в течение первого периода выборки со значением параметра Initial condition.
Вы задаете время между выборками параметром Sample time. Установка -1 средние значения, что блок наследовал Sample time.
Блок Unit Delay Enabled принимает сигналы следующих типов данных:
Плавающая точка
Встроенное целое число
Фиксированная точка
Булевская переменная
Перечислимый
Выход имеет совпадающий тип данных как вход u. Для перечислимых сигналов Initial condition должен иметь тот же перечислимый тип как вход u.
Для получения дополнительной информации смотрите Типы данных, Поддержанные Simulink в документации Simulink®.
Задайте начальный выход симуляции.
Задайте временной интервал между выборками. Чтобы наследовать шаг расчета, установите этот параметр на -1. См. Настройку времени выборки в онлайн-документации для получения дополнительной информации.
Типы данных | Дважды | один | булевская переменная | основывают целое число | фиксированная точка | перечислимый |
Размер шага | Заданный в параметре Sample time |
Прямое сквозное соединение | Нет |
Многомерные сигналы | Нет |
Сигналы переменного размера | Нет |
Обнаружение пересечения нулем | Нет |
Генерация кода | Да |
HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику. Для генерации HDL-кода рекомендуется, чтобы вы использовали блок Unit Delay Enabled Synchronous (HDL Coder) вместо этого. Этот блок использует Unit Delay Enabled с блоком State Control (HDL Coder) для синхронного аппаратного поведения симуляции.
Этот блок имеет одну, архитектуру HDL по умолчанию.
| InputPipeline | Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значением по умолчанию является 0. См. также InputPipeline (HDL Coder). |
| OutputPipeline | Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значением по умолчанию является 0. См. также OutputPipeline (HDL Coder). |
| SoftReset | Задайте |
Unit Delay, Unit Delay Enabled External IC (Obsolete), Unit Delay Enabled Resettable (Obsolete), Unit Delay Enabled Resettable External IC (Obsolete), Unit Delay External IC (Obsolete), Unit Delay Resettable (Obsolete), Unit Delay Resettable External IC (Obsolete), Unit Delay With Preview Enabled (Obsolete), Unit Delay With Preview Enabled Resettable (Obsolete), Unit Delay With Preview Enabled Resettable External RV (Obsolete), Unit Delay With Preview Resettable (Obsolete), Unit Delay With Preview Resettable External RV (Obsolete)
