Exponenta Banner

Поиск ошибок проектирования

Статически обнаружьте ошибки времени выполнения и мертвую логику, выведите области значений проекта

Обнаружение ошибок проектирования включает мертвую логику, целочисленное переполнение, деление на нуль и нарушения свойств проекта и утверждений. Simulink® Design Verifier™ использует формальные методы, чтобы идентифицировать дефицитные ошибки проектирования в моделях, не требуя обширных тестов или запусков симуляции. Вы используете Simulink Design Verifier, чтобы подсветить блоки в модели, содержащей ошибки проектирования, и блокируется доказанный быть без них. Для каждого блока с ошибкой вы вычисляете контуры диапазона сигнала и генерируете тестовый вектор, который воспроизводит ошибку в симуляции.

Часто просматриваемые темы

Рекомендуемые примеры

Detect Integer Overflow Errors

Обнаружьте ошибки целочисленного переполнения

Обнаружьте ошибки целочисленного переполнения в модели при помощи анализа поиска ошибок проектирования. Simulink® Design Verifier™ идентифицирует построения модели, которые могут привести к целочисленному переполнению и затем или доказывают, что целочисленное переполнение не может произойти в процессе моделирования или генерирует тесты, который демонстрирует ошибку целочисленного переполнения.

Открыть скрипт
Detect Out of Bound Array Access Example Model

Обнаружьте из связанной модели доступа к массиву в качестве примера

Обнаружьте из связанных ошибок доступа к массиву в модели.

Открыть скрипт
Analyzing the Results for a Dead Logic Analysis

Анализ результатов для анализа мертвой логики

Демонстрирует, как изолировать потенциальные причины мертвой логики с помощью sldvexCommonCausesOfDeadLogic модель. Обнаружение мертвой логики находит недостижимые цели в модели, которые заставляют элемент модели оставаться неактивным.

Открыть скрипт

Документация Simulink Design Verifier

Поддержка