Обнаружьте ошибки целочисленного переполнения в модели при помощи анализа поиска ошибок проектирования. Simulink® Design Verifier™ идентифицирует построения модели, которые могут привести к целочисленному переполнению и затем или доказывают, что целочисленное переполнение не может произойти в процессе моделирования или генерирует тесты, который демонстрирует ошибку целочисленного переполнения.

Найдите нарушение свойства при помощи анализа доказательства свойства Simulink® Design Verifier™. Вы моделируете требования техники безопасности как свойства и затем проверяете модель проекта по требованиям.

Сгенерируйте тесты, которые достигают полного покрытия модели. По умолчанию Simulink Design Verifier генерирует тесты, которые удовлетворяют целям на наименьшем количестве шагов. Одна из целей тестирования обеспечивает дискретный интегратор в ПИ-контроллере, чтобы превысить его верхний предел. Когда вы запускаете Simulink Design Verifier без ограничений, предел превышен на одном шаге путем принуждения скорости, чтобы быть 500. Ограничение на ограничения скорости значения в тестах между 0 и 100. Это обеспечивает тесты, чтобы взять несколько выборок, чтобы превысить предел интегратора.