QPSK Modulator Baseband

Модулируйте квадратурный метод манипулирования сдвига фазы использования

Библиотека

PM в подбиблиотеке Digital Baseband Модуляции

Описание

Блок QPSK Modulator Baseband модулирует использование квадратурного метода манипулирования сдвига фазы. Выход представляет собой репрезентацию модулированного сигнала.

Сигналы с целочисленным знаком и сигналы с бинарным знаком

Если вы устанавливаете параметр Input type на Integer, затем допустимые входные значения 0, 1, 2, и 3. Когда вы устанавливаете Constellation ordering на Binary для входа m выходной символ

exp (jθ + jπm/2)

где θ представляет параметр Phase offset (см. следующую фигуру для упорядоченного расположения созвездия Грэя). В этом случае блок принимает сигнал вектор-столбца или скаляр.

Если вы устанавливаете параметр Input type на Bit, затем вход содержит пары двоичных значений. Для этой настройки блок принимает вектор-столбцы с даже длинами. Когда вы устанавливаете параметр Phase offset на $\frac{Π}{4}$ , затем блок использует одно из сигнальных созвездий в следующем рисунке, в зависимости от того, устанавливаете ли вы параметр Constellation ordering на Binary или Gray.

На предыдущем рисунке, старший значащий бит (т.е. крайний левый бит), первый битный вход с блоком. Для получения дополнительной информации о Грэе, сопоставляющем, смотрите страницу справки M-PSK Modulator Baseband.

Визуализация созвездия

Блок QPSK Modulator Baseband предусматривает возможность визуализировать сигнальное созвездие из маски блока. Эта функция Constellation Visualization позволяет вам визуализировать сигнальное созвездие для конкретных параметров блока. Для получения дополнительной информации смотрите раздел Constellation Visualization Руководства пользователя Communications Toolbox™.

Диалоговое окно

Phase offset (rad)

Фаза нулевой точки сигнального созвездия.

Constellation ordering

Определяет как блок-диаграммы каждая пара входных битов или входных целых чисел к символам созвездия.

Input type

Указывает, состоит ли вход из целых чисел или пар битов.

Output data type

Тип выходных данных может быть установлен в doubleединственный, Fixed-point, User-defined, или Inherit via back propagation.

Установка этого параметра на Fixed-point или User-defined включает поля, в которых можно далее задать детали. Установка этого параметра на Inherit via back propagation, устанавливает тип выходных данных и масштабирующийся совпадать со следующим блоком.

Output word length

Указание размера слова, в битах, для типа выходных данных с фиксированной точкой. Этот параметр только отображается, когда вы выбираете Fixed-point для параметра Output data type.

Set output fraction length to

Задайте масштабирование фиксированной точки, выведенной любым из следующих методов:

Выберите Best precision чтобы иметь выход, масштабирующийся автоматически, устанавливает таким образом, что выходной сигнал имеет самую лучшую точность.
Выберите User-defined задавать выход, масштабирующийся в параметре Output fraction length.

Этот параметр только отображается, когда вы выбираете Fixed-point для параметра Output data type или когда вы выбираете User-defined и заданный тип выходных данных является типом данных с фиксированной точкой.

User-defined data type

Задает любой встроенный или тип данных с фиксированной точкой со знаком. Можно задать типы данных с фиксированной точкой с помощью sfix (Simulink), sint (Simulink), sfrac (Simulink), и fixdt (Simulink) функционирует от Fixed-Point Designer™. Этот параметр только отображается, когда вы выбираете User-defined для параметра Output data type.

Output fraction length

Для типов выходных данных фиксированной точки задайте количество дробных битов или битов справа от двоичной точки. Этот параметр только отображается, когда вы выбираете Fixed-point или User-defined для параметра Output data type и User-defined для параметра Set output fraction length to.

Поддерживаемые типы данных

Порт Поддерживаемые типы данных

Порт	Поддерживаемые типы данных
Входной параметр	Плавающая точка двойной точности Плавающая точка с одинарной точностью Булевская переменная, когда Input type является `Bit` 8-, 16-, и 32-битные целые числа со знаком 8-, 16-, и 32-битное беззнаковое целое ufix (1), когда Input type является `Bit` ufix (2), когда Input type является `Integer`
Вывод	Плавающая точка двойной точности Плавающая точка с одинарной точностью Фиксированная точка со знаком

Входной параметр

Плавающая точка двойной точности
Плавающая точка с одинарной точностью
Булевская переменная, когда Input type является Bit
8-, 16-, и 32-битные целые числа со знаком
8-, 16-, и 32-битное беззнаковое целое
ufix (1), когда Input type является Bit
ufix (2), когда Input type является Integer

Вывод

Плавающая точка двойной точности
Плавающая точка с одинарной точностью
Фиксированная точка со знаком

Парный блок

QPSK Demodulator Baseband

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Смотрите также

Блоки

BPSK Modulator Baseband | DQPSK Modulator Baseband | M-PSK Modulator Baseband | QPSK Demodulator Baseband

Темы

Представлено до R2006a

Документация

QPSK Modulator Baseband

Библиотека

Описание

Сигналы с целочисленным знаком и сигналы с бинарным знаком

Визуализация созвездия

Диалоговое окно

Поддерживаемые типы данных

Парный блок

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Смотрите также

Блоки

Темы

Документация Communications Toolbox

Поддержка

Документация

QPSK Modulator Baseband

Библиотека

Описание

Сигналы с целочисленным знаком и сигналы с бинарным знаком

Визуализация созвездия

Диалоговое окно

Поддерживаемые типы данных

Парный блок

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Смотрите также

Блоки

Темы

Документация Communications Toolbox

Поддержка

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.