Пакет: hdlcoder
Сконфигурируйте рабочие процессы развертывания и генерация HDL-кода
Используйте hdlcoder.WorkflowConfig
возразите, чтобы установить опции рабочего процесса HDL для hdlcoder.runWorkflow
функция. Можно настроить hdlcoder.WorkflowConfig
объект для этих рабочих процессов:
Типовой ASIC/FPGA
FPGA в цикле (требует HDL Verifier™),
Тюремщик FPGA
Генерация ядра IP
Ввод-вывод FPGA Simulink Real-Time (требует Simulink® Real-Time™),
Лучшая практика состоит в том, чтобы использовать HDL Workflow Advisor, чтобы сконфигурировать рабочий процесс, и затем экспортировать скрипт рабочего процесса. Команды в скрипте рабочего процесса создают и конфигурируют hdlcoder.WorkflowConfig
объект. Смотрите Рабочий процесс HDL Запуска со Скриптом.
hdlcoder.WorkflowConfig(
создает объект настройки рабочего процесса для вас задать вашу генерацию HDL-кода и рабочие процессы развертывания, с дополнительными опциями, заданными одним или несколькими Name,Value
)Name,Value
парные аргументы.
Задайте дополнительные разделенные запятой пары Name,Value
аргументы. Name
имя аргумента и Value
соответствующее значение. Name
должен появиться в кавычках. Вы можете задать несколько аргументов в виде пар имен и значений в любом порядке, например: Name1, Value1, ..., NameN, ValueN
.
SynthesisTool
— Имя инструмента Synthesis'Xilinx Vivado'
(значение по умолчанию) | 'Altera QUARTUS II'
| 'Xilinx ISE'
Имя инструмента синтеза в виде вектора символов.
Пример: 'SynthesisTool','Altera QUARTUS II'
создает объект настройки рабочего процесса с 'Altera QUARTUS II'
как инструмент синтеза и 'Generic ASIC/FPGA'
как целевой рабочий процесс.
TargetWorkflow
— Задайте целевой рабочий процесс'Generic ASIC/FPGA'
(значение по умолчанию) | 'FPGA Turnkey'
| 'IP Core Generation'
| 'FPGA-in-the-Loop'
| 'Simulink Real-Time FPGA I/O'
Целевой рабочий процесс для генерации HDL-кода в виде character vector
.
Пример: 'TargetWorkflow','IP Core Generation'
создает объект настройки рабочего процесса с 'Xilinx Vivado'
как инструмент синтеза и 'IP Core Generation'
как целевой рабочий процесс.
ProjectFolder
— Папка для сгенерированных файлов проекта''
(значение по умолчанию) | вектор символовПуть к папке, где ваши сгенерированные файлы проекта сохранены в виде вектора символов.
Пример: 'project_file_folder'
Objective
— Цель инструмента Synthesishdlcoder.Objective.None
(значение по умолчанию) | hdlcoder.Objective.SpeedOptimized
| hdlcoder.Objective.AreaOptimized
| hdlcoder.Objective.CompileOptimized
Высокоуровневая цель инструмента синтеза в виде одного из этих значений.
hdlcoder.Objective.None (значение по умолчанию) | Не генерируйте дополнительные команды Tcl. |
hdlcoder.Objective.SpeedOptimized | Сгенерируйте команды инструмента Tcl синтеза, чтобы оптимизировать для скорости. |
hdlcoder.Objective.AreaOptimized | Сгенерируйте команды инструмента Tcl синтеза, чтобы оптимизировать для области. |
hdlcoder.Objective.CompileOptimized | Сгенерируйте команды инструмента Tcl синтеза, чтобы оптимизировать в течение времени компиляции. |
Если вашим инструментом синтеза является Xilinx® ISE, и вашим целевым рабочим процессом является Типовой ASIC/FPGA или Тюремщик FPGA, установите Objective
к hdlcoder.Objective.None
.
Для специфичных для инструмента команд Tcl, которые добавляются к созданию проекта синтеза скрипт Tcl, смотрите Цель Синтеза к Отображению Команды Tcl.
RunTaskGenerateRTLCodeAndTestbench
— Включите задаче сгенерировать код и испытательный стендtrue
(значение по умолчанию) | false
Включите или отключите задачу рабочего процесса сгенерировать код и испытательный стенд в виде logical
.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> HDL Code Generation> задача Generate RTL Code and Testbench.
RunTaskVerifyWithHDLCosimulation
— Включите задаче проверить сгенерированный код с HDL cosimulationtrue
(значение по умолчанию) | false
Включите или отключите задачу проверить сгенерированный код с HDL cosimulation в виде logical
. Эта опция вступает в силу только когда GenerateCosimulationModel
true
.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> HDL Code Generation> задача Verify with HDL Cosimulation.
RunTaskCreateProject
— Включите задаче создать проект инструмента синтезаtrue
(значение по умолчанию) | false
Включите или отключите задачу создать проект инструмента синтеза в виде logical
.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> задача Create Project.
RunTaskPerformLogicSynthesis
— Включите задаче запустить инструмент синтеза и запустить логический синтезtrue
(значение по умолчанию) | false
Включите или отключите задачу запустить инструмент синтеза и запустить логический синтез в виде logical
. Эта задача доступна только, когда вашим инструментом синтеза является Xilinx ISE или Altera® Quartus II.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Logic Synthesis.
RunTaskPerformMapping
— Включите задаче сопоставить синтезируемую логику с целевым устройствомtrue
(значение по умолчанию) | false
Включите или отключите задачу сопоставить синтезируемую логику с целевым устройством в виде logical
. Эта задача доступна только, когда вашим инструментом синтеза является Xilinx ISE или Altera Куарт II.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Mapping.
RunTaskPerformPlaceAndRoute
— Включите задаче запустить процесс маршрута и местоtrue
(значение по умолчанию) | false
Включите или отключите задачу запустить место и процесс маршрута в виде logical
. Эта задача доступна только, когда вашим инструментом синтеза является Xilinx ISE или Altera Куарт II.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Place and Route.
RunTaskRunSynthesis
— Включите задаче запустить синтез запуска и Xilinx Vivado®true
(значение по умолчанию) | false
Включите или отключите задачу запустить Xilinx Vivado и синтез запуска в виде logical
. Эта задача доступна только, когда вашим инструментом синтеза является Xilinx Vivado.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Run Synthesis.
RunTaskRunImplementation
— Включите задаче запустить реализация запуска и Xilinx Vivadotrue
(значение по умолчанию) | false
Включите или отключите задачу запустить Xilinx Vivado и запустить шаг реализации в виде logical
. Эта задача доступна только, когда вашим инструментом синтеза является Xilinx Vivado.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Run Implementation.
RunTaskAnnotateModelWithSynthesisResult
— Включите задаче анализировать время выполнения и подсветить критические путиtrue
(значение по умолчанию) | false
Включите или отключите задачу анализировать пред - или время выполнения постмаршрутизации и подсветить критические пути в вашей модели в виде logical
. Эта задача доступна только, когда целевым рабочим процессом является Generic ASIC/FPGA
.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> задача Annotate Model with Synthesis Result.
GenerateRTLCode
— Сгенерируйте HDL-кодtrue
(значение по умолчанию) | false
Опция, чтобы сгенерировать HDL-код на выходном языке в виде logical
.
В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> HDL Code Generation> задача Generate RTL Code and Testbench.
GenerateTestbench
— Сгенерируйте испытательный стенд HDLfalse
(значение по умолчанию) | true
Опция, чтобы сгенерировать испытательный стенд HDL на выходном языке в виде logical
.
В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> HDL Code Generation> задача Generate RTL Code and Testbench.
GenerateValidationModel
— Сгенерируйте модель валидацииfalse
(значение по умолчанию) | true
Сгенерируйте модель валидации в виде logical
.
В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> HDL Code Generation> задача Generate RTL Code and Testbench.
AdditionalProjectCreationTclFiles
— Дополнительное создание проекта файлы Tcl, чтобы включать в ваш проект синтеза''
(значение по умолчанию) | вектор символовДополнительные файлы Tcl создания проекта, которые вы хотите включать в свой проект синтеза в виде вектора символов.
В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA Synthesis and Analysis> задача Create Project.
Пример: 'L:\file1.tcl;L:\file2.tcl;'
SkipPreRouteTimingAnalysis
— Пропустите предварительный маршрут, синхронизирующий анализ logical
false
(значение по умолчанию) | true
Пропустите анализ синхронизации перед маршрутом в виде logical
. Если ваш инструмент не поддерживает рано синхронизирующую оценку, установите на true
.
Когда вы включаете эту опцию, CriticalPathSource
установлен в 'post-route'
В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Mapping.
IgnorePlaceAndRouteErrors
— Проигнорируйте место и направьте ошибкиfalse
(значение по умолчанию) | true
Проигнорируйте место и направьте ошибки в виде logical
.
В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Place and route.
CriticalPathSource
— Источник критического пути'pre-route'
(значение по умолчанию) | 'post-route'
Источник критического пути в виде вектора символов.
В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Mapping.
CriticalPathNumber
— Количество критических путей, чтобы аннотироватьКоличество критических путей, чтобы аннотировать в виде положительного целого числа от 1 до 3.
В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA Synthesis and Analysis> задача Annotate Model with Synthesis Result.
ShowAllPaths
— Покажите все критические путиfalse
(значение по умолчанию) | true
Покажите все критические пути, включая дублирующиеся пути в виде logical
.
В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA Synthesis and Analysis> задача Annotate Model with Synthesis Result.
ShowDelayData
— Аннотируйте совокупную задержку синхронизации на каждом критическом путиtrue
(значение по умолчанию) | false
Аннотируйте совокупную задержку синхронизации на каждом критическом пути в виде logical
.
В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA Synthesis and Analysis> задача Annotate Model with Synthesis Result.
ShowUniquePaths
— Покажите только первую инстанцию критического путиfalse
(значение по умолчанию) | true
Покажите только первую инстанцию критического пути, который дублирован в виде logical
.
В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA Synthesis and Analysis> задача Annotate Model with Synthesis Result.
ShowEndsOnly
— Покажите только конечные точки каждого критического путиfalse
(значение по умолчанию) | true
Покажите конечные точки каждого критического пути, не использовав соединяющий сигнальные линии в виде logical
.
В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA Synthesis and Analysis> задача Annotate Model with Synthesis Result.
ProjectFolder
— Папка для сгенерированных файлов проекта''
(значение по умолчанию) | вектор символовПуть к папке, где ваши сгенерированные файлы проекта сохранены в виде вектора символов.
Пример: 'project_file_folder'
RunTaskGenerateRTLCodeAndTestbench
— Включите задаче сгенерировать код и испытательный стендtrue
(значение по умолчанию) | false
Включите или отключите задачу рабочего процесса сгенерировать код и испытательный стенд в виде logical
.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> HDL Code Generation> задача Generate RTL Code and Testbench.
RunTaskVerifyWithHDLCosimulation
— Включите задаче проверить сгенерированный код с HDL cosimulationtrue
(значение по умолчанию) | false
Включите или отключите задачу проверить сгенерированный код с HDL cosimulation в виде logical
. Эта опция вступает в силу только когда GenerateCosimulationModel
true
.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> HDL Code Generation> задача Verify with HDL Cosimulation.
RunTaskBuildFPGAInTheLoop
— Включите задаче сгенерировать модель, которая содержит блок FIL и испытательный стенд вокруг блока FILtrue
(значение по умолчанию) | false
Включите или отключите задачу сгенерировать модель, которая содержит блок FIL и испытательный стенд вокруг блока FIL, заданного как logical
.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA-in-the-Loop Implementation> задача Build FPGA-in-the-Loop.
GenerateRTLCode
— Сгенерируйте HDL-кодtrue
(значение по умолчанию) | false
Опция, чтобы сгенерировать HDL-код на выходном языке в виде logical
.
В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> HDL Code Generation> задача Generate RTL Code and Testbench.
GenerateTestbench
— Сгенерируйте испытательный стенд HDLfalse
(значение по умолчанию) | true
Опция, чтобы сгенерировать испытательный стенд HDL на выходном языке в виде logical
.
В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> HDL Code Generation> задача Generate RTL Code and Testbench.
GenerateValidationModel
— Сгенерируйте модель валидацииfalse
(значение по умолчанию) | true
Сгенерируйте модель валидации в виде logical
.
В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> HDL Code Generation> задача Generate RTL Code and Testbench.
IPAddress
— IP-адрес платы FPGA
(значение по умолчанию) | вектор символовIP-адрес платы FPGA в виде вектора символов. Адресом по умолчанию является '192.168.0.2'
.
В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA-in-the-Loop Implementation> задача Set FPGA-in-the-Loop Options.
MACAddress
— Мак адрес платы FPGA'00-0A-35-02-21-8A'
(значение по умолчанию) | вектор символовМак адрес платы FPGA в виде вектора символов, например, '00-0A-35-02-21-8A'
. В большинстве случаев вы не должны изменять Мак адрес Совета. Если вы хотите соединить больше чем одну плату FPGA с одиночным компьютером, задайте уникальный Мак адрес для каждой дополнительной платы.
В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA-in-the-Loop Implementation> задача Set FPGA-in-the-Loop Options.
SourceFiles
— Дополнительные исходные файлы HDL для верификации''
(значение по умолчанию) | вектор символовДополнительные исходные файлы для проекта HDL, который вы хотите проверить на плате FPGA в виде вектора символов.
В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA-in-the-Loop Implementation> задача Set FPGA-in-the-Loop Options.
Connection
— JTAG или соединение Ethernet'JTAG'
(значение по умолчанию) | 'Ethernet'
Ethernet или тип подключения JTAG на макетную плату FPGA в виде вектора символов.
В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA-in-the-Loop Implementation> задача Set FPGA-in-the-Loop Options.
RunExternalBuild
— Запустите процесс сборки внешнеtrue
(значение по умолчанию) | false
Опция, чтобы запустить процесс сборки параллельно с MATLAB® в виде logical
. Если эта опция отключена, вы не можете использовать MATLAB, пока сборка не закончена.
ProjectFolder
— Папка для сгенерированных файлов проекта''
(значение по умолчанию) | вектор символовПуть к папке, где ваши сгенерированные файлы проекта сохранены в виде вектора символов.
Пример: 'project_file_folder'
Objective
— Цель инструмента Synthesishdlcoder.Objective.None
(значение по умолчанию) | hdlcoder.Objective.SpeedOptimized
| hdlcoder.Objective.AreaOptimized
| hdlcoder.Objective.CompileOptimized
Высокоуровневая цель инструмента синтеза в виде одного из этих значений.
hdlcoder.Objective.None (значение по умолчанию) | Не генерируйте дополнительные команды Tcl. |
hdlcoder.Objective.SpeedOptimized | Сгенерируйте команды инструмента Tcl синтеза, чтобы оптимизировать для скорости. |
hdlcoder.Objective.AreaOptimized | Сгенерируйте команды инструмента Tcl синтеза, чтобы оптимизировать для области. |
hdlcoder.Objective.CompileOptimized | Сгенерируйте команды инструмента Tcl синтеза, чтобы оптимизировать в течение времени компиляции. |
Если вашим инструментом синтеза является Xilinx, ISE и вашим целевым рабочим процессом является Типовой ASIC/FPGA или Тюремщик FPGA, установите Objective
к hdlcoder.Objective.None
.
Для специфичных для инструмента команд Tcl, которые добавляются к созданию проекта синтеза скрипт Tcl, смотрите Цель Синтеза к Отображению Команды Tcl.
RunTaskGenerateRTLCode
— Включите задаче сгенерировать код RTL и высокоуровневую обертку HDLtrue
(значение по умолчанию) | false
Включите или отключите задачу рабочего процесса сгенерировать код RTL и высокоуровневую обертку HDL в виде logical
. Когда включено, эта задача также генерирует ограничительный файл, который содержит информацию об отображении контакта и ограничения часов.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> HDL Code Generation> задача Generate RTL Code.
RunTaskCreateProject
— Включите задаче создать проект инструмента синтезаtrue
(значение по умолчанию) | false
Включите или отключите задачу создать проект инструмента синтеза в виде logical
.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> задача Create Project.
RunTaskPerformLogicSynthesis
— Включите задаче запустить инструмент синтеза и запустить логический синтезtrue
(значение по умолчанию) | false
Включите или отключите задачу запустить инструмент синтеза и запустить логический синтез в виде logical
. Эта задача доступна только, когда вашим инструментом синтеза является Xilinx ISE или Altera Куарт II.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Logic Synthesis.
RunTaskPerformMapping
— Включите задаче сопоставить синтезируемую логику с целевым устройствомtrue
(значение по умолчанию) | false
Включите или отключите задачу сопоставить синтезируемую логику с целевым устройством в виде logical
. Эта задача доступна только, когда вашим инструментом синтеза является Xilinx ISE или Altera Куарт II.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Mapping.
RunTaskPerformPlaceAndRoute
— Включите задаче запустить процесс маршрута и местоtrue
(значение по умолчанию) | false
Включите или отключите задачу запустить место и процесс маршрута в виде logical
. Эта задача доступна только, когда вашим инструментом синтеза является Xilinx ISE или Altera Куарт II.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Place and Route.
RunTaskRunSynthesis
— Включите задаче запустить синтез запуска и Xilinx Vivadotrue
(значение по умолчанию) | false
Включите или отключите задачу запустить Xilinx Vivado и синтез запуска в виде logical
. Эта задача доступна только, когда вашим инструментом синтеза является Xilinx Vivado.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Run Synthesis.
RunTaskRunImplementation
— Включите задаче запустить реализация запуска и Xilinx Vivadotrue
(значение по умолчанию) | false
Включите или отключите задачу запустить Xilinx Vivado и запустить шаг реализации в виде logical
. Эта задача доступна только, когда вашим инструментом синтеза является Xilinx Vivado.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Run Implementation.
RunTaskGenerateProgrammingFile
— Включите задаче сгенерировать файл программирования FPGAtrue
(значение по умолчанию) | false
Включите или отключите задачу сгенерировать файл программирования FPGA в виде logical
.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> Download to Target> задача Generate Programming File.
RunTaskProgramTargetDevice
— Включите задаче программировать целевое устройствоtrue
(значение по умолчанию) | false
Включите или отключите задачу загрузить файл программирования FPGA на целевое устройство в виде logical
. Эта задача доступна только, когда целевым рабочим процессом является FPGA Turnkey
.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> Download to Target> задача Program Target Device.
AdditionalProjectCreationTclFiles
— Дополнительное создание проекта файлы Tcl, чтобы включать в ваш проект синтеза''
(значение по умолчанию) | вектор символовДополнительные файлы Tcl создания проекта, которые вы хотите включать в свой проект синтеза в виде вектора символов.
В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA Synthesis and Analysis> задача Create Project.
Пример: 'L:\file1.tcl;L:\file2.tcl;'
SkipPreRouteTimingAnalysis
— Пропустите предварительный маршрут, синхронизирующий анализ logical
false
(значение по умолчанию) | true
Пропустите анализ синхронизации перед маршрутом в виде logical
. Если ваш инструмент не поддерживает рано синхронизирующую оценку, установите на true
.
Когда эта опция включена, CriticalPathSource
установлен в 'post-route'
В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Mapping.
IgnorePlaceAndRouteErrors
— Проигнорируйте место и направьте ошибкиfalse
(значение по умолчанию) | true
Проигнорируйте место и направьте ошибки в виде logical
.
В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Place and route.
ProjectFolder
— Папка для сгенерированных файлов проекта''
(значение по умолчанию) | вектор символовПуть к папке, где ваши сгенерированные файлы проекта сохранены в виде вектора символов.
Пример: 'project_file_folder'
ReferenceDesignToolVersion
— Текущая версия инструмента исходного проектаТекущая версия инструмента исходного проекта в виде вектора символов, например, '2017.4'
. По умолчанию генератор кода выбирает версию инструмента исходного проекта, которая совместима с текущей поддерживаемой версией инструмента. Это - изменение эта версия инструмента исходного проекта по умолчанию, HDL Coder™ генерирует ошибку.
В HDL Workflow Advisor эта установка находится в HDL Workflow Advisor> Set Target> задача Set Target Reference Design.
IgnoreToolVersionMismatch
— Проигнорируйте несоответствие в версии инструмента исходного проектаfalse
(значение по умолчанию) | true
Хотите ли вы, чтобы генератор кода проигнорировал несоответствие между версией инструмента исходного проекта и поддерживаемой версией инструмента в виде logical
Значение по умолчанию.By, если существует несоответствие версии инструмента, HDL Coder, генерирует ошибку. Если вы устанавливаете эту опцию на true
, HDL Coder генерирует предупреждение вместо этого.
В HDL Workflow Advisor эта установка находится в HDL Workflow Advisor> Set Target> задача Set Target Reference Design.
RunTaskGenerateRTLCodeAndIPCore
— Включите задаче сгенерировать ядро IP и кодtrue
(значение по умолчанию) | false
Включите или отключите задачу рабочего процесса сгенерировать код и ядро IP для встраиваемой системы в виде logical
.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> HDL Code Generation> задача Generate RTL Code and IP Core.
RunTaskCreateProject
— Включите задаче создать проект инструмента встраиваемой системыtrue
(значение по умолчанию) | false
Включите или отключите задачу рабочего процесса создать проект инструмента встраиваемой системы в виде logical
.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> Embedded System Integration> задача Create Project.
RunTaskGenerateSoftwareInterface
— Включите задаче сгенерировать программный интерфейсtrue
(значение по умолчанию) | false
Включите или отключите задачу рабочего процесса сгенерировать модель программного интерфейса или скрипт или обоих с блоками драйверов ядра IP для встроенной генерации кода C в виде logical
.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> Embedded System Integration> задача Generate Software Interface Model.
GenerateSoftwareInterfaceModel
— Сгенерируйте модель программного интерфейсаtrue
(значение по умолчанию) | false
Задайте, сгенерировать ли модель программного интерфейса с блоками драйверов ядра IP для встроенной генерации кода C в виде logical
. RunTaskGenerateSoftwareInterface
должен быть установлен в true
.
GenerateSoftwareInterfaceScript
— Сгенерируйте скрипт программного интерфейсаtrue
(значение по умолчанию) | false
Задайте, сгенерировать ли скрипт программного интерфейса с блоками драйверов ядра IP, чтобы протестировать базовую функциональность IP HDL в виде logical
. RunTaskGenerateSoftwareInterface
должен быть установлен в true
.
RunTaskBuildFPGABitstream
— Включите задаче сгенерировать поток битов для встраиваемой системыtrue
(значение по умолчанию) | false
Включите или отключите задачу рабочего процесса сгенерировать поток битов для встраиваемой системы в виде logical
.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> Embedded System Integration> задача Build FPGA Bitstream.
RunTaskProgramTargetDevice
— Включите задаче программировать соединенное целевое устройствоfalse
(значение по умолчанию) | true
Включите или отключите задачу рабочего процесса программировать соединенное целевое устройство в виде logical
.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> Embedded System Integration> задача Program Target Device.
IPCoreRepository
— Путь к папке репозитория ядра IP''
(значение по умолчанию) | вектор символовПолный путь к папке репозитория ядра IP в виде вектора символов. Кодер копирует сгенерированное ядро IP в папку репозитория IP.
Пример: 'L:\sandbox\work\IPfolder'
GenerateIPCoreReport
— Сгенерируйте документацию HTML для ядра IPtrue
(значение по умолчанию) | false
Опция, чтобы сгенерировать документацию HTML для ядра IP в виде logical
. Для получения дополнительной информации см. Пользовательский Отчет Ядра IP.
Objective
— Цель инструмента Synthesishdlcoder.Objective.None
(значение по умолчанию) | hdlcoder.Objective.SpeedOptimized
| hdlcoder.Objective.AreaOptimized
| hdlcoder.Objective.CompileOptimized
Высокоуровневая цель инструмента синтеза в виде одного из этих значений.
hdlcoder.Objective.None (значение по умолчанию) | Не генерируйте дополнительные команды Tcl. |
hdlcoder.Objective.SpeedOptimized | Сгенерируйте команды инструмента Tcl синтеза, чтобы оптимизировать для скорости. |
hdlcoder.Objective.AreaOptimized | Сгенерируйте команды инструмента Tcl синтеза, чтобы оптимизировать для области. |
hdlcoder.Objective.CompileOptimized | Сгенерируйте команды инструмента Tcl синтеза, чтобы оптимизировать в течение времени компиляции. |
Если вашим инструментом синтеза является Xilinx, ISE и вашим целевым рабочим процессом является Типовой ASIC/FPGA или Тюремщик FPGA, установите Objective
к hdlcoder.Objective.None
.
Для специфичных для инструмента команд Tcl, которые добавляются к созданию проекта синтеза скрипт Tcl, смотрите Цель Синтеза к Отображению Команды Tcl.
EnableIPCaching
— Создайте кэш IP, чтобы уменьшать время синтеза исходного проектаfalse
(значение по умолчанию) | true
Включите или отключите IP, кэширующийся в виде logical
. Когда вы включаете кэширование IP, генератор кода создает кэш IP. IP Core Generation
рабочий процесс использует рабочий процесс из контекста (OOC). Этот рабочий процесс синтезирует IP в исходном проекте из контекста из проекта верхнего уровня. Можно снова использовать этот кэш в последующих запусках проекта, который уменьшает время синтеза исходного проекта. Чтобы узнать больше, смотрите, что IP Кэшируется для Более быстрого Синтеза Исходного проекта.
В HDL Workflow Advisor можно задать эту установку в задаче Create Project.
OperatingSystem
— Операционная система''
(значение по умолчанию) | вектор символовОперационная система для встраиваемого процессора в виде вектора символов. Операционная система специфична для платы.
AddLinuxDeviceDriver
— Добавьте драйвер основного устройства IPfalse
(значение по умолчанию) | true
Опция, чтобы вставить узел ядра IP в дерево устройств операционной системы на SD-карте на вашей плате в виде logical
. Эта опция также перезапускает операционную систему и добавляет драйвер ядра IP как загружаемый модуль ядра.
Чтобы использовать эту опцию, ваша плата должна быть соединена.
RunExternalBuild
— Запустите процесс сборки внешнеtrue
(значение по умолчанию) | false
Опция, чтобы запустить процесс сборки параллельно с MATLAB в виде logical
. Если эта опция отключена, вы не можете использовать MATLAB, пока сборка не закончена.
EnableDesignCheckpoint
— Используйте направленный файл контрольной точки проектаtrue
(значение по умолчанию) | false
Опция, чтобы ускорить процесс сборки потока битов при помощи направленного файла контрольной точки проекта от предыдущей сборки. заданный как logical
. Если эта опция не выбрана, вы не можете использовать DefaultCheckpointFile.
Пример: hWC.EnableDesignCheckPoint = true;
DefaultCheckpointFile
— Опция, чтобы использовать значение по умолчанию или пользовательский направленный файл контрольной точки проектаDefault
(значение по умолчанию) | Custom
Опция, чтобы задать, использовать ли местоположение файла контрольной точки по умолчанию или использовать пользовательский файл контрольной точки.
Пример: hWC.DefaultCheckPointFile = 'Custom'
RoutedDesignCheckpointFilePath
— Опция, чтобы задать путь к файлу для направленного файла контрольной точки проекта'hdl_prj\checkpoint\system_routed.dcp'
(значение по умолчанию) | 'C:\example_project\checkpoint\custom_name.dcp'
Опция, чтобы задать путь к пользовательскому направленному файлу контрольной точки проекта. Если DefaultCheckpointFile установлен в Default
, вы не можете задать пользовательский путь.
Пример: hWC.RoutedDesignCheckFilePath = 'c:\example_project\checkpoint\example_file.dcp'
MaxNumOfCoresForBuild
— Максимальное количество ядер PC, чтобы использовать для сборки потока битов'synthesis tool default'
(значение по умолчанию) | positive integer between 2 and 32 both included
Опция, чтобы ускорить процесс сборки потока битов при помощи конкретного количества ядер PC во время сборки потока битов. Если вы устанавливаете опцию на 'synthesis tool default'
, количество ядер, заданных в инструменте синтеза, будет использоваться во время сборки потока битов.
Пример: hWC.MaxNumOfCoresForBuild = '12';
ReportTimingFailure
— Сообщите об отказах синхронизации как о предупреждениях или ошибкахhdlcoder.ReportTimingFailure.Error
(значение по умолчанию) | hdlcoder.ReportTimingFailure.Warning
Выберите, сообщить ли об отказах синхронизации при генерации потока битов FPGA в виде одного из этих значений:
hdlcoder.ReportTimingFailure.Error (значение по умолчанию) | Сообщите об отказах синхронизации как об ошибках по умолчанию. |
hdlcoder.ReportTimingFailure.Warning | Сообщите об отказах синхронизации как об ошибках вместо предупреждений. Используйте эту опцию, если вы реализовали пользовательскую логику, чтобы разрешить нарушения синхронизации в вашем проекте. |
TclFileForSynthesisBuild
— Используйте пользовательский или скрипт сборки инструмента синтеза по умолчаниюhdlcoder.BuildOption.Default
(значение по умолчанию) | hdlcoder.BuildOption.Custom
Выберите, использовать ли пользовательский или скрипт сборки инструмента синтеза по умолчанию в виде одного из этих значений:
hdlcoder.BuildOption.Default (значение по умолчанию) | Используйте скрипт сборки по умолчанию. |
hdlcoder.BuildOption.Custom | Используйте сделанный на заказ скрипт вместо скрипта сборки по умолчанию. |
CustomBuildTclFile
— Пользовательский инструмент синтеза создает файл скрипта''
(значение по умолчанию) | вектор символовПолный путь к пользовательскому инструменту синтеза создает файл скрипта Tcl в виде вектора символов. Содержимое вашего пользовательского файла Tcl вставляется между командами Tcl, которые открывают и закрывают проект. Если TclFileForSynthesisBuild
установлен в hdlcoder.BuildOption.Custom
, необходимо задать файл.
Если вы хотите сгенерировать поток битов, генерация потока битов, команда Tcl должна относиться к главному названию и местоположению обертки файла или непосредственно или неявно. Например, эта команда Xilinx Vivado Tcl генерирует поток битов и неявно относится к главному имени файла и местоположению:
launch_runs impl_1 -to_step write_bitstream
Пример: 'C:\Temp\work\build.tcl'
ProjectFolder
— Папка для сгенерированных файлов проекта''
(значение по умолчанию) | вектор символовПуть к папке, где ваши сгенерированные файлы проекта сохранены в виде вектора символов.
Пример: 'project_file_folder'
ReferenceDesignToolVersion
— Текущая версия инструмента исходного проектаТекущая версия инструмента исходного проекта в виде вектора символов, например, '2017.4'
. По умолчанию генератор кода выбирает версию инструмента исходного проекта, которая совместима с текущей поддерживаемой версией инструмента. Это - изменение эта версия инструмента исходного проекта по умолчанию, HDL Coder генерирует ошибку.
В HDL Workflow Advisor эта установка находится в HDL Workflow Advisor> Set Target> задача Set Target Reference Design.
IgnoreToolVersionMismatch
— Проигнорируйте несоответствие в версии инструмента исходного проектаfalse
(значение по умолчанию) | true
Хотите ли вы, чтобы генератор кода проигнорировал несоответствие между версией инструмента исходного проекта и поддерживаемой версией инструмента в виде logical
Значение по умолчанию.By, если существует несоответствие версии инструмента, HDL Coder, генерирует ошибку. Если вы устанавливаете эту опцию на true
, HDL Coder генерирует предупреждение вместо этого.
В HDL Workflow Advisor эта установка находится в HDL Workflow Advisor> Set Target> задача Set Target Reference Design.
RunTaskGenerateRTLCodeAndIPCore
— Включите задаче сгенерировать ядро IP и кодtrue
(значение по умолчанию) | false
Включите или отключите задачу рабочего процесса сгенерировать код и ядро IP для встраиваемой системы в виде logical
.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> HDL Code Generation> задача Generate RTL Code and IP Core.
RunTaskGenerateRTLCode
— Включите задаче сгенерировать код RTL и высокоуровневую обертку HDLtrue
(значение по умолчанию) | false
Включите или отключите задачу рабочего процесса сгенерировать код RTL и высокоуровневую обертку HDL в виде logical
. Когда включено, эта задача также генерирует ограничительный файл, который содержит информацию об отображении контакта и ограничения часов.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> HDL Code Generation> задача Generate RTL Code.
RunTaskCreateProject
— Включите задаче создать проект инструмента встраиваемой системыtrue
(значение по умолчанию) | false
Включите или отключите задачу рабочего процесса создать проект инструмента встраиваемой системы в виде logical
.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> Embedded System Integration> задача Create Project.
RunTaskPerformLogicSynthesis
— Включите задаче запустить инструмент синтеза и запустить логический синтезtrue
(значение по умолчанию) | false
Включите или отключите задачу запустить инструмент синтеза и запустить логический синтез в виде logical
. Эта задача доступна только, когда вашим инструментом синтеза является Xilinx ISE или Altera Куарт II.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Logic Synthesis.
RunTaskPerformMapping
— Включите задаче сопоставить синтезируемую логику с целевым устройствомtrue
(значение по умолчанию) | false
Включите или отключите задачу сопоставить синтезируемую логику с целевым устройством в виде logical
. Эта задача доступна только, когда вашим инструментом синтеза является Xilinx ISE или Altera Куарт II.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Mapping.
RunTaskPerformPlaceAndRoute
— Включите задаче запустить процесс маршрута и местоtrue
(значение по умолчанию) | false
Включите или отключите задачу запустить место и процесс маршрута в виде logical
. Эта задача доступна только, когда вашим инструментом синтеза является Xilinx ISE или Altera Куарт II.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Place and Route.
RunTaskGenerateProgrammingFile
— Включите задаче сгенерировать файл программирования FPGAtrue
(значение по умолчанию) | false
Включите или отключите задачу сгенерировать файл программирования FPGA в виде logical
.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> Download to Target> задача Generate Programming File.
RunTaskGenerateSimulinkRealTimeInterface
— Включите задаче сгенерировать модель, которая содержит интерфейсную подсистему, что можно включить модель Simulink Real-Timetrue
(значение по умолчанию) | false
Включите или отключите задачу сгенерировать модель Simulink Real-Time, которая содержит интерфейсную подсистему в виде logical
.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> Download to Target> задача Generate Simulink Real-Time Interface.
Objective
— Цель инструмента Synthesishdlcoder.Objective.None
(значение по умолчанию) | hdlcoder.Objective.SpeedOptimized
| hdlcoder.Objective.AreaOptimized
| hdlcoder.Objective.CompileOptimized
Высокоуровневая цель инструмента синтеза в виде одного из этих значений.
hdlcoder.Objective.None (значение по умолчанию) | Не генерируйте дополнительные команды Tcl. |
hdlcoder.Objective.SpeedOptimized | Сгенерируйте команды инструмента Tcl синтеза, чтобы оптимизировать для скорости. |
hdlcoder.Objective.AreaOptimized | Сгенерируйте команды инструмента Tcl синтеза, чтобы оптимизировать для области. |
hdlcoder.Objective.CompileOptimized | Сгенерируйте команды инструмента Tcl синтеза, чтобы оптимизировать в течение времени компиляции. |
Если вашим инструментом синтеза является Xilinx, ISE и вашим целевым рабочим процессом является Типовой ASIC/FPGA или Тюремщик FPGA, установите Objective
к hdlcoder.Objective.None
.
Для специфичных для инструмента команд Tcl, которые добавляются к созданию проекта синтеза скрипт Tcl, смотрите Цель Синтеза к Отображению Команды Tcl.
AdditionalProjectCreationTclFiles
— Дополнительное создание проекта файлы Tcl, чтобы включать в ваш проект синтеза''
(значение по умолчанию) | вектор символовДополнительные файлы Tcl создания проекта, которые вы хотите включать в свой проект синтеза в виде вектора символов.
В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA Synthesis and Analysis> задача Create Project.
Пример: 'L:\file1.tcl;L:\file2.tcl;'
SkipPreRouteTimingAnalysis
— Пропустите предварительный маршрут, синхронизирующий анализ logical
false
(значение по умолчанию) | true
Пропустите анализ синхронизации перед маршрутом в виде logical
. Если ваш инструмент не поддерживает рано синхронизирующую оценку, установите на true
.
Когда вы включаете эту опцию, CriticalPathSource
установлен в 'post-route'
В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Mapping.
IgnorePlaceAndRouteErrors
— Проигнорируйте место и направьте ошибкиfalse
(значение по умолчанию) | true
Проигнорируйте место и направьте ошибки в виде logical
.
В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Place and route.
RunTaskBuildFPGABitstream
— Включите задаче сгенерировать поток битов для встраиваемой системыtrue
(значение по умолчанию) | false
Включите или отключите задачу рабочего процесса сгенерировать поток битов для встраиваемой системы в виде logical
.
В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> Embedded System Integration> задача Build FPGA Bitstream.
EnableDesignCheckpoint
— Используйте направленный файл контрольной точки проектаtrue
(значение по умолчанию) | false
Опция, чтобы ускорить процесс сборки потока битов при помощи направленного файла контрольной точки проекта от предыдущей сборки. заданный как logical
. Если эта опция не выбрана, вы не можете использовать DefaultCheckpointFile.
Пример: hWC.EnableDesignCheckPoint = true;
DefaultCheckpointFile
— Опция, чтобы использовать значение по умолчанию или пользовательский направленный файл контрольной точки проектаDefault
(значение по умолчанию) | Custom
Опция, чтобы задать, использовать ли местоположение файла контрольной точки по умолчанию или использовать пользовательский файл контрольной точки.
Пример: hWC.DefaultCheckPointFile = 'Custom'
RoutedDesignCheckpointFilePath
— Опция, чтобы задать путь к файлу для направленного файла контрольной точки проекта'hdl_prj\checkpoint\system_routed.dcp'
(значение по умолчанию) | 'C:\example_project\checkpoint\custom_name.dcp'
Опция, чтобы задать путь к пользовательскому направленному файлу контрольной точки проекта. Если DefaultCheckpointFile установлен в Default
, вы не можете задать пользовательский путь.
Пример: hWC.RoutedDesignCheckFilePath = 'c:\example_project\checkpoint\example_file.dcp'
MaxNumOfCoresForBuild
— Максимальное количество ядер PC, чтобы использовать для сборки потока битов'synthesis tool default'
(значение по умолчанию) | positive integer between 2 and 32 both included
Опция, чтобы ускорить процесс сборки потока битов при помощи конкретного количества ядер PC во время сборки потока битов. Если вы устанавливаете опцию на 'synthesis tool default'
, количество ядер, заданных в инструменте синтеза, будет использоваться во время сборки потока битов.
Пример: hWC.MaxNumOfCoresForBuild = '12';
ReportTimingFailure
— Сообщите об отказах синхронизации как о предупреждениях или ошибкахhdlcoder.ReportTimingFailure.Error
(значение по умолчанию) | hdlcoder.ReportTimingFailure.Warning
Выберите, сообщить ли об отказах синхронизации при генерации потока битов FPGA в виде одного из этих значений:
hdlcoder.ReportTimingFailure.Error (значение по умолчанию) | Сообщите об отказах синхронизации как об ошибках по умолчанию. |
hdlcoder.ReportTimingFailure.Warning | Сообщите об отказах синхронизации как об ошибках вместо предупреждений. Используйте эту опцию, если вы реализовали пользовательскую логику, чтобы разрешить нарушения синхронизации в вашем проекте. |
clearAllTasks | Отключите все задачи в рабочем процессе |
экспорт | Сгенерируйте скрипт MATLAB, который воссоздает настройку рабочего процесса |
setAllTasks | Включите все задачи в рабочем процессе |
подтвердить | Проверяйте значения свойств в Рабочий процесс HDL объект настройки CLI |
В этом примере показано, как сконфигурировать и запустить экспортируемый скрипт рабочего процесса HDL.
Чтобы сгенерировать скрипт рабочего процесса HDL, сконфигурируйте и запустите HDL Workflow Advisor со своим проектом Simulink, затем экспортируйте скрипт.
Этот скрипт является типовым скриптом рабочего процесса ASIC/FPGA, который предназначается для устройства Xilinx Virtex® 7 и использует инструмент синтеза Xilinx Vivado.
Откройте и просмотрите свой экспортируемый скрипт рабочего процесса HDL.
% Export Workflow Configuration Script % Generated with MATLAB 9.5 (R2018b Prerelease) at 14:42:37 on 29/03/2018 % This script was generated using the following parameter values: % Filename : 'S:\generic_workflow_example.m' % Overwrite : true % Comments : true % Headers : true % DUT : 'sfir_fixed/symmetric_fir' % To view changes after modifying the workflow, run the following command: % >> hWC.export('DUT','sfir_fixed/symmetric_fir'); %-------------------------------------------------------------------------- %% Load the Model load_system('sfir_fixed'); %% Restore the Model to default HDL parameters %hdlrestoreparams('sfir_fixed/symmetric_fir'); %% Model HDL Parameters %% Set Model 'sfir_fixed' HDL parameters hdlset_param('sfir_fixed', 'GenerateCoSimModel', 'ModelSim'); hdlset_param('sfir_fixed', 'GenerateHDLTestBench', 'off'); hdlset_param('sfir_fixed', 'HDLSubsystem', 'sfir_fixed/symmetric_fir'); hdlset_param('sfir_fixed', 'SynthesisTool', 'Xilinx Vivado'); hdlset_param('sfir_fixed', 'SynthesisToolChipFamily', 'Virtex7'); hdlset_param('sfir_fixed', 'SynthesisToolDeviceName', 'xc7vx485t'); hdlset_param('sfir_fixed', 'SynthesisToolPackageName', 'ffg1761'); hdlset_param('sfir_fixed', 'SynthesisToolSpeedValue', '-2'); hdlset_param('sfir_fixed', 'TargetDirectory', 'hdl_prj\hdlsrc'); %% Workflow Configuration Settings % Construct the Workflow Configuration Object with default settings hWC = hdlcoder.WorkflowConfig('SynthesisTool','Xilinx Vivado','TargetWorkflow','Generic ASIC/FPGA'); % Specify the top level project directory hWC.ProjectFolder = 'hdl_prj'; % Set Workflow tasks to run hWC.RunTaskGenerateRTLCodeAndTestbench = true; hWC.RunTaskVerifyWithHDLCosimulation = true; hWC.RunTaskCreateProject = true; hWC.RunTaskRunSynthesis = true; hWC.RunTaskRunImplementation = false; hWC.RunTaskAnnotateModelWithSynthesisResult = true; % Set properties related to 'RunTaskGenerateRTLCodeAndTestbench' Task hWC.GenerateRTLCode = true; hWC.GenerateTestbench = false; hWC.GenerateValidationModel = false; % Set properties related to 'RunTaskCreateProject' Task hWC.Objective = hdlcoder.Objective.None; hWC.AdditionalProjectCreationTclFiles = ''; % Set properties related to 'RunTaskRunSynthesis' Task hWC.SkipPreRouteTimingAnalysis = false; % Set properties related to 'RunTaskRunImplementation' Task hWC.IgnorePlaceAndRouteErrors = false; % Set properties related to 'RunTaskAnnotateModelWithSynthesisResult' Task hWC.CriticalPathSource = 'pre-route'; hWC.CriticalPathNumber = 1; hWC.ShowAllPaths = false; hWC.ShowDelayData = true; hWC.ShowUniquePaths = false; hWC.ShowEndsOnly = false; % Validate the Workflow Configuration Object hWC.validate; %% Run the workflow hdlcoder.runWorkflow('sfir_fixed/symmetric_fir', hWC);
Опционально, отредактируйте скрипт.
Например, включите или отключите задачи в hdlcoder.WorkflowConfig
объект, hWC
.
Запустите скрипт рабочего процесса HDL.
Например, если именем файла скрипта является generic_workflow_example.m
, в командной строке, введите:
generic_workflow_example.m
В этом примере показано, как сконфигурировать и запустить экспортируемый скрипт рабочего процесса HDL.
Чтобы сгенерировать скрипт рабочего процесса HDL, сконфигурируйте и запустите HDL Workflow Advisor со своим проектом Simulink, затем экспортируйте скрипт.
Этот скрипт является FPGA в скрипте рабочего процесса цикла, который предназначается для макетной платы Xilinx Virtex 5 и использует инструмент синтеза ISE Xilinx.
Откройте и просмотрите свой экспортируемый скрипт рабочего процесса HDL.
%-------------------------------------------------------------------------- % HDL Workflow Script % Generated with MATLAB 9.5 (R2018b Prerelease) at 15:11:23 on 04/05/2018 % This script was generated using the following parameter values: % Filename : 'C:\Users\ggnanase\Desktop\R2018b\18b_models\ipcore_timing_failure\hdlworkflow_FIL.m' % Overwrite : true % Comments : true % Headers : true % DUT : 'sfir_fixed/symmetric_fir' % To view changes after modifying the workflow, run the following command: % >> hWC.export('DUT','sfir_fixed/symmetric_fir'); %-------------------------------------------------------------------------- %% Load the Model load_system('sfir_fixed'); %% Restore the Model to default HDL parameters %hdlrestoreparams('sfir_fixed/symmetric_fir'); %% Model HDL Parameters %% Set Model 'sfir_fixed' HDL parameters hdlset_param('sfir_fixed', 'HDLSubsystem', 'sfir_fixed/symmetric_fir'); hdlset_param('sfir_fixed', 'SynthesisTool', 'Xilinx Vivado'); hdlset_param('sfir_fixed', 'SynthesisToolChipFamily', 'Kintex7'); hdlset_param('sfir_fixed', 'SynthesisToolDeviceName', 'xc7k325t'); hdlset_param('sfir_fixed', 'SynthesisToolPackageName', 'ffg900'); hdlset_param('sfir_fixed', 'SynthesisToolSpeedValue', '-2'); hdlset_param('sfir_fixed', 'TargetDirectory', 'hdl_prj\hdlsrc'); hdlset_param('sfir_fixed', 'TargetFrequency', 25); hdlset_param('sfir_fixed', 'TargetPlatform', 'Xilinx Kintex-7 KC705 development board'); hdlset_param('sfir_fixed', 'Workflow', 'FPGA-in-the-Loop'); %% Workflow Configuration Settings % Construct the Workflow Configuration Object with default settings hWC = hdlcoder.WorkflowConfig('SynthesisTool','Xilinx Vivado','TargetWorkflow','FPGA-in-the-Loop'); % Specify the top level project directory hWC.ProjectFolder = 'hdl_prj'; % Set Workflow tasks to run hWC.RunTaskGenerateRTLCodeAndTestbench = true; hWC.RunTaskVerifyWithHDLCosimulation = false; hWC.RunTaskBuildFPGAInTheLoop = true; % Set properties related to 'RunTaskGenerateRTLCodeAndTestbench' Task hWC.GenerateRTLCode = true; hWC.GenerateTestbench = false; hWC.GenerateValidationModel = false; % Set properties related to 'RunTaskBuildFPGAInTheLoop' Task hWC.IPAddress = '192.168.0.2'; hWC.MACAddress = '00-0A-35-02-21-8A'; hWC.SourceFiles = ''; hWC.Connection = 'Ethernet'; hWC.RunExternalBuild = true; % Validate the Workflow Configuration Object hWC.validate; %% Run the workflow hdlcoder.runWorkflow('sfir_fixed/symmetric_fir', hWC); hdlcoder.runWorkflow('hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA', hWC);
Опционально, отредактируйте скрипт.
Например, включите или отключите задачи в hdlcoder.WorkflowConfig
объект, hWC
.
Запустите скрипт рабочего процесса HDL.
Например, если именем файла скрипта является FIL_workflow_example.m
, в командной строке, введите:
fil_workflow_example.m
В этом примере показано, как сконфигурировать и запустить экспортируемый скрипт рабочего процесса HDL.
Чтобы сгенерировать скрипт рабочего процесса HDL, сконфигурируйте и запустите HDL Workflow Advisor со своим проектом Simulink, затем экспортируйте скрипт.
Этот скрипт является скриптом рабочего процесса Тюремщика FPGA, который предназначается для макетной платы Xilinx Virtex 5 и использует инструмент синтеза ISE Xilinx.
Откройте и просмотрите свой экспортируемый скрипт рабочего процесса HDL.
% Export Workflow Configuration Script % Generated with MATLAB 8.6 (R2015b) at 14:24:32 on 08/07/2015 % Parameter Values: % Filename : 'S:\turnkey_workflow_example.m' % Overwrite : true % Comments : true % Headers : true % DUT : 'hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA' %% Load the Model load_system('hdlcoderUARTServoControllerExample'); %% Model HDL Parameters % Set Model HDL parameters hdlset_param('hdlcoderUARTServoControllerExample', ... 'HDLSubsystem', 'hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA'); hdlset_param('hdlcoderUARTServoControllerExample', ... 'SynthesisTool', 'Xilinx ISE'); hdlset_param('hdlcoderUARTServoControllerExample', ... 'SynthesisToolChipFamily', 'Virtex5'); hdlset_param('hdlcoderUARTServoControllerExample', ... 'SynthesisToolDeviceName', 'xc5vsx50t'); hdlset_param('hdlcoderUARTServoControllerExample', ... 'SynthesisToolPackageName', 'ff1136'); hdlset_param('hdlcoderUARTServoControllerExample', ... 'SynthesisToolSpeedValue', '-1'); hdlset_param('hdlcoderUARTServoControllerExample', ... 'TargetDirectory', 'hdl_prj\hdlsrc'); hdlset_param('hdlcoderUARTServoControllerExample', ... 'TargetPlatform', 'Xilinx Virtex-5 ML506 development board'); hdlset_param('hdlcoderUARTServoControllerExample', 'Workflow', 'FPGA Turnkey'); % Set Inport HDL parameters hdlset_param('hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA/uart_rxd', ... 'IOInterface', 'RS-232 Serial Port Rx'); hdlset_param('hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA/uart_rxd', ... 'IOInterfaceMapping', '[0]'); % Set Outport HDL parameters hdlset_param('hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA/uart_txd', ... 'IOInterface', 'RS-232 Serial Port Tx'); hdlset_param('hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA/uart_txd', ... 'IOInterfaceMapping', '[0]'); % Set Outport HDL parameters hdlset_param('hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA/version', ... 'IOInterface', 'LEDs General Purpose [0:7]'); hdlset_param('hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA/version', ... 'IOInterfaceMapping', '[0:3]'); % Set Outport HDL parameters hdlset_param('hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA/pwm_output', ... 'IOInterface', 'Expansion Headers J6 Pin 2-64 [0:31]'); hdlset_param('hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA/pwm_output', ... 'IOInterfaceMapping', '[0]'); % Set Outport HDL parameters hdlset_param('hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA/servo_debug1', ... 'IOInterface', 'Expansion Headers J6 Pin 2-64 [0:31]'); hdlset_param('hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA/servo_debug1', ... 'IOInterfaceMapping', '[1]'); % Set Outport HDL parameters hdlset_param('hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA/servo_debug2', ... 'IOInterface', 'Expansion Headers J6 Pin 2-64 [0:31]'); hdlset_param('hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA/servo_debug2', ... 'IOInterfaceMapping', '[2]'); %% Workflow Configuration Settings % Construct the Workflow Configuration Object with default settings hWC = hdlcoder.WorkflowConfig('SynthesisTool','Xilinx ISE', ... 'TargetWorkflow','FPGA Turnkey'); % Specify the top level project directory hWC.ProjectFolder = 'hdl_prj'; % Set Workflow tasks to run hWC.RunTaskGenerateRTLCodeAndTestbench = true; hWC.RunTaskVerifyWithHDLCosimulation = true; hWC.RunTaskCreateProject = true; hWC.RunTaskPerformLogicSynthesis = true; hWC.RunTaskPerformMapping = true; hWC.RunTaskPerformPlaceAndRoute = true; hWC.RunTaskGenerateProgrammingFile = true; hWC.RunTaskProgramTargetDevice = false; % Set Properties related to Create Project Task hWC.Objective = hdlcoder.Objective.None; hWC.AdditionalProjectCreationTclFiles = ''; % Set Properties related to Perform Mapping Task hWC.SkipPreRouteTimingAnalysis = true; % Set Properties related to Perform Place and Route Task hWC.IgnorePlaceAndRouteErrors = false; % Validate the Workflow Configuration Object hWC.validate; %% Run the workflow hdlcoder.runWorkflow('hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA', hWC);
Опционально, отредактируйте скрипт.
Например, включите или отключите задачи в hdlcoder.WorkflowConfig
объект, hWC
.
Запустите скрипт рабочего процесса HDL.
Например, если именем файла скрипта является turnkey_workflow_example.m
, в командной строке, введите:
turnkey_workflow_example.m
В этом примере показано, как сконфигурировать и запустить экспортируемый скрипт рабочего процесса HDL.
Чтобы сгенерировать скрипт рабочего процесса HDL, сконфигурируйте и запустите HDL Workflow Advisor со своим проектом Simulink, затем экспортируйте скрипт.
Этот скрипт является скриптом рабочего процесса генерации ядра IP, который предназначается для Циклона Altera V комплектов разработчика SoC и использует инструмент синтеза Куарта II Altera.
Откройте и просмотрите свой экспортируемый скрипт рабочего процесса HDL.
% Export Workflow Configuration Script % Generated with MATLAB 8.6 (R2015b) at 14:42:16 on 08/07/2015 % Parameter Values: % Filename : 'S:\ip_core_gen_workflow_example.m' % Overwrite : true % Comments : true % Headers : true % DUT : 'hdlcoder_led_blinking/led_counter' %% Load the Model load_system('hdlcoder_led_blinking'); %% Model HDL Parameters % Set Model HDL parameters hdlset_param('hdlcoder_led_blinking', ... 'HDLSubsystem', 'hdlcoder_led_blinking/led_counter'); hdlset_param('hdlcoder_led_blinking', 'OptimizationReport', 'on'); hdlset_param('hdlcoder_led_blinking', ... 'ReferenceDesign', 'Default system (Qsys 14.0)'); hdlset_param('hdlcoder_led_blinking', 'ResetType', 'Synchronous'); hdlset_param('hdlcoder_led_blinking', 'ResourceReport', 'on'); hdlset_param('hdlcoder_led_blinking', 'SynthesisTool', 'Altera QUARTUS II'); hdlset_param('hdlcoder_led_blinking', 'SynthesisToolChipFamily', 'Cyclone V'); hdlset_param('hdlcoder_led_blinking', 'SynthesisToolDeviceName', '5CSXFC6D6F31C6'); hdlset_param('hdlcoder_led_blinking', 'TargetDirectory', 'hdl_prj\hdlsrc'); hdlset_param('hdlcoder_led_blinking', ... 'TargetPlatform', 'Altera Cyclone V SoC development kit - Rev.D'); hdlset_param('hdlcoder_led_blinking', 'Traceability', 'on'); hdlset_param('hdlcoder_led_blinking', 'Workflow', 'IP Core Generation'); % Set SubSystem HDL parameters hdlset_param('hdlcoder_led_blinking/led_counter', ... 'ProcessorFPGASynchronization', 'Free running'); % Set Inport HDL parameters hdlset_param('hdlcoder_led_blinking/led_counter/Blink_frequency', ... 'IOInterface', 'AXI4'); hdlset_param('hdlcoder_led_blinking/led_counter/Blink_frequency', ... 'IOInterfaceMapping', 'x"100"'); hdlset_param('hdlcoder_led_blinking/led_counter/Blink_frequency', ... 'IOInterfaceOptions', {'RegisterInitialValue', 5}); % Set Inport HDL parameters hdlset_param('hdlcoder_led_blinking/led_counter/Blink_direction', ... 'IOInterface', 'AXI4'); hdlset_param('hdlcoder_led_blinking/led_counter/Blink_direction', ... 'IOInterfaceMapping', 'x"104"'); hdlset_param('hdlcoder_led_blinking/led_counter/Blink_direction, ... 'IOInterfaceOptions', {'RegisterInitialValue', 1}); % Set Outport HDL parameters hdlset_param('hdlcoder_led_blinking/led_counter/LED', 'IOInterface', 'External Port'); % Set Outport HDL parameters hdlset_param('hdlcoder_led_blinking/led_counter/Read_back', 'IOInterface', 'AXI4'); hdlset_param('hdlcoder_led_blinking/led_counter/Read_back', ... 'IOInterfaceMapping', 'x"108"'); hdlset_param('hdlcoder_led_blinking/led_counter/Read back, ... 'IOInterfaceOptions', {'RegisterInitialValue', 3}); %% Workflow Configuration Settings % Construct the Workflow Configuration Object with default settings hWC = hdlcoder.WorkflowConfig('SynthesisTool','Altera QUARTUS II', ... 'TargetWorkflow','IP Core Generation'); % Specify the top level project directory hWC.ProjectFolder = 'hdl_prj'; % Set Workflow tasks to run hWC.RunTaskGenerateRTLCodeAndIPCore = true; hWC.RunTaskCreateProject = true; hWC.RunTaskGenerateSoftwareInterface = false; hWC.RunTaskBuildFPGABitstream = true; hWC.RunTaskProgramTargetDevice = false; % Set Properties related to Generate RTL Code And IP Core Task hWC.IPCoreRepository = ''; hWC.GenerateIPCoreReport = true; % Set Properties related to Create Project Task hWC.Objective = hdlcoder.Objective.AreaOptimized; % Set Properties related to Generate Software Interface Model Task hWC.OperatingSystem = ''; hWC.AddLinuxDeviceDriver = false; % Set Properties related to Build FPGA Bitstream Task hWC.RunExternalBuild = true; hWC.TclFileForSynthesisBuild = hdlcoder.BuildOption.Default; % Validate the Workflow Configuration Object hWC.validate; %% Run the workflow hdlcoder.runWorkflow('hdlcoder_led_blinking/led_counter', hWC);
Опционально, отредактируйте скрипт.
Например, включите или отключите задачи в hdlcoder.WorkflowConfig
объект, hWC
.
Запустите скрипт рабочего процесса HDL.
Например, если именем файла скрипта является ip_core_workflow_example.m
, в командной строке, введите:
ip_core_gen_workflow_example.m
В этом примере показано, как сконфигурировать и запустить экспортируемый скрипт рабочего процесса HDL.
Чтобы сгенерировать скрипт рабочего процесса HDL, сконфигурируйте и запустите HDL Workflow Advisor со своим проектом Simulink, затем экспортируйте скрипт.
Этим скриптом является Simulink Real-Time FPGA I/O
скрипт рабочего процесса, который предназначается для Speedgoat IO331
плата, которая использует инструмент синтеза ISE Xilinx.
Откройте и просмотрите свой экспортируемый скрипт рабочего процесса HDL.
%-------------------------------------------------------------------------- % HDL Workflow Script % Generated with MATLAB 9.5 (R2018b Prerelease) at 18:14:14 on 08/05/2018 % This script was generated using the following parameter values: % Filename : 'C:\Users\ggnanase\Desktop\R2018b\18b_models\ipcore_timing_failure\hdlworkflow_IO331.m' % Overwrite : true % Comments : true % Headers : true % DUT : 'sfir_fixed/symmetric_fir' % To view changes after modifying the workflow, run the following command: % >> hWC.export('DUT','sfir_fixed/symmetric_fir'); %-------------------------------------------------------------------------- %% Load the Model load_system('sfir_fixed'); %% Restore the Model to default HDL parameters %hdlrestoreparams('sfir_fixed/symmetric_fir'); %% Model HDL Parameters %% Set Model 'sfir_fixed' HDL parameters hdlset_param('sfir_fixed', 'HDLSubsystem', 'sfir_fixed/symmetric_fir'); hdlset_param('sfir_fixed', 'SynthesisTool', 'Xilinx ISE'); hdlset_param('sfir_fixed', 'SynthesisToolChipFamily', 'Spartan6'); hdlset_param('sfir_fixed', 'SynthesisToolDeviceName', 'xc6slx150'); hdlset_param('sfir_fixed', 'SynthesisToolPackageName', 'fgg676'); hdlset_param('sfir_fixed', 'SynthesisToolSpeedValue', '-3'); hdlset_param('sfir_fixed', 'TargetDirectory', 'hdl_prj\hdlsrc'); hdlset_param('sfir_fixed', 'TargetFrequency', 75); hdlset_param('sfir_fixed', 'TargetPlatform', 'Speedgoat IO331'); hdlset_param('sfir_fixed', 'Workflow', 'Simulink Real-Time FPGA I/O'); %% Workflow Configuration Settings % Construct the Workflow Configuration Object with default settings hWC = hdlcoder.WorkflowConfig('SynthesisTool','Xilinx ISE','TargetWorkflow','Simulink Real-Time FPGA I/O'); % Specify the top level project directory hWC.ProjectFolder = 'hdl_prj'; hWC.ReferenceDesignToolVersion = ''; hWC.IgnoreToolVersionMismatch = false; % Set Workflow tasks to run hWC.RunTaskGenerateRTLCode = true; hWC.RunTaskCreateProject = true; hWC.RunTaskPerformLogicSynthesis = true; hWC.RunTaskPerformMapping = true; hWC.RunTaskPerformPlaceAndRoute = true; hWC.RunTaskGenerateProgrammingFile = true; hWC.RunTaskGenerateSimulinkRealTimeInterface = true; % Set properties related to 'RunTaskCreateProject' Task hWC.Objective = hdlcoder.Objective.None; hWC.AdditionalProjectCreationTclFiles = ''; % Set properties related to 'RunTaskPerformMapping' Task hWC.SkipPreRouteTimingAnalysis = true; % Set properties related to 'RunTaskPerformPlaceAndRoute' Task hWC.IgnorePlaceAndRouteErrors = false; % Validate the Workflow Configuration Object hWC.validate; %% Run the workflow hdlcoder.runWorkflow('sfir_fixed/symmetric_fir', hWC);
Опционально, отредактируйте скрипт.
Например, включите или отключите задачи в hdlcoder.WorkflowConfig
объект, hWC
.
Запустите скрипт рабочего процесса HDL.
Например, если именем файла скрипта является slrt_workflow_example.m
, в командной строке, введите:
slrt_workflow_example.m
В этом примере показано, как сконфигурировать и запустить экспортируемый скрипт рабочего процесса HDL.
Чтобы сгенерировать скрипт рабочего процесса HDL, сконфигурируйте и запустите HDL Workflow Advisor со своим проектом Simulink, затем экспортируйте скрипт.
Этим скриптом является Simulink Real-Time FPGA I/O
скрипт рабочего процесса, который предназначается для Speedgoat IO333-325K
плата, которая использует инструмент синтеза Xilinx Vivado.
Откройте и просмотрите свой экспортируемый скрипт рабочего процесса HDL.
%-------------------------------------------------------------------------- % HDL Workflow Script % Generated with MATLAB 9.5 (R2018b Prerelease) at 18:14:33 on 08/05/2018 % This script was generated using the following parameter values: % Filename : 'C:\Users\ggnanase\Desktop\R2018b\18b_models\ipcore_timing_failure\hdlworkflow_IO333.m' % Overwrite : true % Comments : true % Headers : true % DUT : 'sfir_fixed/symmetric_fir' % To view changes after modifying the workflow, run the following command: % >> hWC.export('DUT','sfir_fixed/symmetric_fir'); %-------------------------------------------------------------------------- %% Load the Model load_system('sfir_fixed'); %% Restore the Model to default HDL parameters %hdlrestoreparams('sfir_fixed/symmetric_fir'); %% Model HDL Parameters %% Set Model 'sfir_fixed' HDL parameters hdlset_param('sfir_fixed', 'HDLSubsystem', 'sfir_fixed/symmetric_fir'); hdlset_param('sfir_fixed', 'SynthesisTool', 'Xilinx Vivado'); hdlset_param('sfir_fixed', 'SynthesisToolChipFamily', 'Kintex7'); hdlset_param('sfir_fixed', 'SynthesisToolDeviceName', 'xc7k325t'); hdlset_param('sfir_fixed', 'SynthesisToolPackageName', 'ffg900'); hdlset_param('sfir_fixed', 'SynthesisToolSpeedValue', '-2'); hdlset_param('sfir_fixed', 'TargetDirectory', 'hdl_prj\hdlsrc'); hdlset_param('sfir_fixed', 'TargetFrequency', 100); hdlset_param('sfir_fixed', 'TargetPlatform', 'Speedgoat IO333-325K'); hdlset_param('sfir_fixed', 'Workflow', 'Simulink Real-Time FPGA I/O'); %% Workflow Configuration Settings % Construct the Workflow Configuration Object with default settings hWC = hdlcoder.WorkflowConfig('SynthesisTool','Xilinx Vivado','TargetWorkflow','Simulink Real-Time FPGA I/O'); % Specify the top level project directory hWC.ProjectFolder = 'hdl_prj'; hWC.ReferenceDesignToolVersion = '2017.4'; hWC.IgnoreToolVersionMismatch = false; % Set Workflow tasks to run hWC.RunTaskGenerateRTLCodeAndIPCore = true; hWC.RunTaskCreateProject = true; hWC.RunTaskBuildFPGABitstream = true; hWC.RunTaskGenerateSimulinkRealTimeInterface = true; % Set properties related to 'RunTaskGenerateRTLCodeAndIPCore' Task hWC.IPCoreRepository = ''; hWC.GenerateIPCoreReport = true; hWC.GenerateIPCoreTestbench = false; hWC.CustomIPTopHDLFile = ''; hWC.AXI4RegisterReadback = false; hWC.IPDataCaptureBufferSize = '128'; % Set properties related to 'RunTaskCreateProject' Task hWC.Objective = hdlcoder.Objective.None; hWC.AdditionalProjectCreationTclFiles = ''; hWC.EnableIPCaching = true; % Set properties related to 'RunTaskBuildFPGABitstream' Task hWC.RunExternalBuild = false; hWC.TclFileForSynthesisBuild = hdlcoder.BuildOption.Default; hWC.CustomBuildTclFile = ''; hWC.ReportTimingFailure = hdlcoder.ReportTiming.Error; % Validate the Workflow Configuration Object hWC.validate; %% Run the workflow hdlcoder.runWorkflow('sfir_fixed/symmetric_fir', hWC);
Опционально, отредактируйте скрипт.
Например, включите или отключите задачи в hdlcoder.WorkflowConfig
объект, hWC
.
Запустите скрипт рабочего процесса HDL.
Например, если именем файла скрипта является slrt_workflow_example.m
, в командной строке, введите:
slrt_workflow_example.m
1. Если смысл перевода понятен, то лучше оставьте как есть и не придирайтесь к словам, синонимам и тому подобному. О вкусах не спорим.
2. Не дополняйте перевод комментариями “от себя”. В исправлении не должно появляться дополнительных смыслов и комментариев, отсутствующих в оригинале. Такие правки не получится интегрировать в алгоритме автоматического перевода.
3. Сохраняйте структуру оригинального текста - например, не разбивайте одно предложение на два.
4. Не имеет смысла однотипное исправление перевода какого-то термина во всех предложениях. Исправляйте только в одном месте. Когда Вашу правку одобрят, это исправление будет алгоритмически распространено и на другие части документации.
5. По иным вопросам, например если надо исправить заблокированное для перевода слово, обратитесь к редакторам через форму технической поддержки.