Чтобы начать, смотрите Настроенную Связь симулятора HDL MATLAB или Запустите симулятор HDL для Cosimulation в Simulink.
MATLAB® и Simulink® поддерживают инструменты верификации Cadence® с помощью HDL Verifier™. Только 64-битная версия Incisive® поддерживается для cosimulation. Используйте одну из этих рекомендуемых версий, которые были полностью протестированы против текущего релиза:
Xcelium™ 19.03
Xcelium 18.03
Xcelium 17.0
Острые 15.2
Примечание
Не поддерживаемый для nclaunch
с runmode
установите на Batch
. Установите runmode
к CLI
вместо этого.
HDL Verifier совместно использовал библиотеки (liblfihdls*.so
, liblfihdlc*.so
) создаются с помощью gcc
включенный в распределение платформы средства моделирования Cadence Incisive®. Прежде чем вы соедините свои собственные приложения в симулятор HDL, сначала попытайтесь создать против этого gcc
. Дополнительную информацию см. в документации симулятора HDL о том, как создать и соединить ваши собственные приложения.
MATLAB и Simulink поддерживают инструменты верификации Mentor Graphics® с помощью HDL Verifier. Используйте одну из следующих рекомендуемых версий. Каждая версия была полностью протестирована против текущего релиза:
Questa® Core/Prime 10.6b, 2019.1, 2019.4
ModelSim® PE 10.6b, 2019.1, 2019.4
Примечание
HDL Verifier не поддерживает ModelSim ME.
MATLAB и Simulink поддерживают Design Tool Xilinx® с помощью HDL Verifier. Используйте FPGA в инструментах цикла с этими рекомендуемыми версиями:
Xilinx Vivado® 2020.1
Xilinx ISE 14.7
Примечание
Xilinx ISE требуется для плат FPGA в Spartan®-6, Virtex®-4, Virtex-5 и семействах Virtex-6.
Для инструкций по настройке инструмента смотрите Настроенные Программные инструменты Проекта FPGA.
MATLAB и Simulink поддерживают Design Tool Intel® с помощью HDL Verifier. Используйте FPGA в инструментах цикла с этими рекомендуемыми версиями:
Intel Quartus® Prime 18.1
Intel Куарт Прайм Про 19.4 (поддерживаемый для Intel только Cyclone® 10 GX)
Intel Quartus II 13.1 (поддерживается только семейство Cyclone III)
Для инструкций по настройке инструмента смотрите Настроенные Программные инструменты Проекта FPGA.
MATLAB и Simulink поддерживают Design Tool Microsemi® с помощью HDL Verifier. Используйте FPGA в инструментах цикла с этими рекомендуемыми версиями:
Микрополу Libero® SoC v12.0
Для инструкций по настройке инструмента смотрите Настроенные Программные инструменты Проекта FPGA.
Для поддержки платы смотрите Поддерживаемые Устройства FPGA для Верификации FPGA.
Дополнительные платы могут быть пользовательские добавленный с менеджером Совета FPGA. Смотрите Поддерживаемые Семейства Устройств FPGA для Индивидуальной настройки Совета.
Связь JTAG
Поставщик | Необходимое оборудование | Необходимое программное обеспечение |
---|---|---|
Intel | Бластер USB I или Бластер USB II кабелей загрузки |
|
Xilinx | Кабель загрузки Digilent®.
|
|
Кабель USB-JTAG FTDI
| Поддерживаемый для операционных систем Windows. Примечание USB FTDI поддержка JTAG только доступен для MATLAB как Ведущее устройство AXI и для Сбора данных FPGA. | |
Микрополу | Связь JTAG, не поддержанная |
Примечание
Когда симуляция вашего FPGA проектирует через кабель Digilent JTAG с Simulink или MATLAB, вы не можете использовать программное обеспечение отладки, которое требует доступа к JTAG; например, Logic Analyzer Vivado.
Соединение Ethernet
HDL Verifier поддерживает симуляцию FIL на устройствах, показанных в следующей таблице. Файлы определения платы для этих плат находятся в Пакете поддержки плат FPGA Загрузки. Можно добавить другие платы FPGA для использования с FIL с индивидуальной настройкой платы FPGA (Индивидуальная настройка Совета FPGA).
Примечание
Ведущее устройство AXI поддерживается по Ethernet для Xilinx Zynq®-7000 ZC706, ZedBoard™, Kintex®-7 KC705 и Intel платы Arrow® MAX® 10 DECA.
Ведущее устройство AXI поддерживается по PCI Express для Intel платы Xilinx Kintex UltraScale +™ FPGA KCU116 Оценочного комплекта и Arria® 10 GX.
Семейство устройств | Совет | Ethernet (FIL) | JTAG (FIL, ведущее устройство AXI, сбор данных) | PCI Express (FIL) | Комментарии |
---|---|---|---|---|---|
Xilinx Artix®-7 | Digilent Nexys™ 4 Artix-7 | x | x | ||
Совет Диджилента Арти | x | x | |||
Xilinx Kintex-7 | Kintex-7 KC705 | x | x | x | |
Xilinx Kintex UltraScale™ | Оценочный комплект Kintex UltraScale FPGA KCU105 | x | x | ||
Xilinx Kintex UltraScale + | Kintex UltraScale + оценочный комплект FPGA KCU116 | x | Для получения дополнительной информации смотрите PCI Express MATLAB как Ведущее устройство AXI (Пакет Поддержки HDL Verifier для Советов FPGA Xilinx). | ||
Спартанец Xilinx 6 | Спартанские 6 SP605 | x | |||
Спартанские 6 SP601 | x | ||||
Спартанец XUP Atlys 6 | x | ||||
Спартанец Xilinx 7 | Диджилент Арти S7-25 | x | |||
Xilinx Virtex UltraScale | Оценочный комплект Virtex UltraScale FPGA VCU108 | x | x | ||
Xilinx Virtex UltraScale + | Virtex UltraScale + оценочный комплект FPGA VCU118 | x | x | ||
Xilinx Virtex-7 | Virtex-7 VC707 | x | x | x | |
Virtex-7 VC709 | x | x | |||
Xilinx Virtex-6 | Virtex-6 ML605 | x | |||
Xilinx Virtex-5 | Virtex ML505 | x | |||
Virtex ML506 | x | ||||
Virtex ML507 | x | ||||
Virtex XUPV5–LX110T | x | ||||
XilinxVirtex-4 | Virtex ML401 | x |
Примечание Поддержка семейства устройств Virtex-4 будет удалена в будущем релизе. | ||
Virtex ML402 | x | ||||
Virtex ML403 | x | ||||
Xilinx Zynq | Zynq-7000 ZC702 | x | |||
Zynq-7000 ZC706 | x | ||||
ZedBoard | x | Используйте USB-порт, отмеченный "PROG" для программирования. | |||
Макетная плата ZYBO™ Zynq-7000 | x | ||||
Комплект разработчика PicoZed™ SDR | x | ||||
MiniZed™ | x | Поддерживаемый только для Сбора данных и AXI-ведущего-устройства через FTDI JTAG. | |||
Xilinx Zynq UltraScale + | Zynq UltraScale + оценочный комплект MPSoC ZCU102 | x | |||
Zynq UltraScale + оценочный комплект MPSoC ZCU104 | x | FIL, поддержанный через кабель Digilent HS3 только. AXI-ведущее-устройство и Сбор данных поддерживаются через FTDI или HS3 JTAG. | |||
Zynq UltraScale + оценочный комплект MPSoC ZCU106 | x | FIL, поддержанный через кабель Digilent HS3 только. AXI-ведущее-устройство и Сбор данных поддерживаются через FTDI или HS3 JTAG. | |||
Zynq UltraScale + оценочный комплект RFSoC ZCU111 | x | FIL, поддержанный через кабель Digilent HS3 только. AXI-ведущее-устройство и Сбор данных поддерживаются через FTDI или HS3 JTAG. | |||
Intel Arria II | Комплект разработчика FPGA Аррии II ГКС | x | x | ||
Intel Arria V | Arria V комплектов разработчика SoC | x | |||
Arria V стартовых наборов | x | x | |||
Intel Arria 10 | Комплект разработчика Arria 10 SoC | x | x | Для соединения Ethernet используйте Куарта Прайма 16.1 или более новый. | |
Arria 10 GX | x | x | x | Для соединения Ethernet используйте Куарта Прайма 16.1 или более новый. Куарту Прайму 18.0 не рекомендуют для Arria 10 GX по PCI Express®. | |
IV циклона Intel | IV циклона комплект разработчика FPGA GX | x | x | ||
Разработка DE2-115 и образовательный Совет | x | x | Макетная плата Altera® DE2-115 FPGA имеет два порта Ethernet. FPGA в цикле использует только порт Ethernet 0. Убедитесь, что вы соединяете свой хост - компьютер с портом Ethernet 0 на плате через кабель Ethernet. | ||
BeMicro SDK | x | x | |||
Циклон Intel III | Циклон III стартовых наборов FPGA | x | Циклон Altera III плат поддерживается с Куартом II 13.1 Примечание Поддержка Циклона III семейств устройств будет удалена в будущем релизе. | ||
Циклон III комплектов разработчика FPGA | x | x | |||
Altera Nios II встроенных оценочных комплектов, циклон III выпусков | x | x | |||
Циклон Intel V | Циклон V комплектов разработчика FPGA GX | x | x | ||
Циклон V комплектов разработчика SoC | x | ||||
Циклон V комплектов разработчика GT | x | x | x | ||
Набор Terasic атласа-SoC / Набор DE0-нано SoC | x | ||||
Стрела комплект разработчика SoCKit | x | ||||
Циклон Intel 10 LP | Циклон Altera 10 оценочных комплектов LP | x | |||
Циклон Intel 10 GX | Циклон Altera 10 оценочных комплектов FPGA GX | x | Должен использоваться с Куартом Праймом Про | ||
Intel MAX 10 | Стрела MAX 10 DECA | x | x | ||
Intel Stratix® IV | Комплект разработчика FPGA Стрэтикса IV ГКС | x | x | ||
Intel Stratix V | Комплект разработчика DSP, Stratix V выпусков | x | x | x | |
Микрополу SmartFusion®2 | Микрополу набор перспективной разработки FPGA SmartFusion2 SoC | x | Смотрите устанавливающий микрополу набор перспективной разработки FPGA SmartFusion2 SoC (пакет поддержки HDL Verifier для микрополу Советов FPGA) | ||
Микрополу Polarfire® | Микрополу оценочный комплект Polarfire | x | Смотрите устанавливающий микрополу оценочный комплект Polarfire (пакет поддержки HDL Verifier для микрополу Советов FPGA) | ||
Микрополу RTG4® | RTG4-DEV-KIT | x | |||
Ограничения
Для макетных плат FPGA, которые имеют больше чем одно устройство FPGA, только одно такое устройство может использоваться с FIL.
Пакеты поддержки плат FPGA. Пакеты поддержки плат FPGA содержат файлы определения для всех поддерживаемых плат. Можно загрузить один или несколько специфичных для поставщика пакетов. Чтобы использовать FIL, загрузите по крайней мере один из этих пакетов или настройте ваш собственный файл определения платы. Смотрите Создают Пользовательское Определение Совета FPGA.
Видеть, что список HDL Verifier поддерживает пакеты, HDL Verifier посещения Поддерживаемые аппаратные средства. Загружать пакет поддержки плат FPGA:
На вкладке MATLAB Home, в разделе Environment, нажимают Add-Ons> Get Hardware Support Packages.
HDL Verifier поддерживает следующие семейства устройств FPGA для индивидуальной настройки платы; то есть, когда вы создаете свой собственный файл определения платы. Смотрите Индивидуальную настройку Совета FPGA. PCI Express не является поддерживаемой связью для индивидуальной настройки платы.
Примечание
Пакет Поддержки HDL Verifier для Микрополу Советов FPGA не поддерживает индивидуальную настройку платы.
Семейство устройств | Ограничения | |
---|---|---|
Xilinx | Artix 7 | |
Kintex 7 | ||
Kintex UltraScale | ||
Kintex UltraScale + | ||
Спартанские 6 | Ethernet PHY RGMII не поддерживается. | |
Спартанские 7 | ||
Virtex 4 |
Примечание Поддержка семейства устройств Virtex-4 будет удалена в будущем релизе. | |
Virtex 5 | ||
Virtex 6 | ||
Virtex 7 | Ethernet поддержек PHY SGMII только. | |
Virtex UltraScale | ||
Virtex UltraScale + | ||
Zynq 7000 | ||
Zynq UltraScale + | ||
Intel | Arria II | |
Аррия V | ||
Arria 10 | ||
Циклон III |
Примечание Поддержка Циклона III семейств устройств будет удалена в будущем релизе. | |
IV циклона | ||
Циклон V | ||
Циклон 10 LP | ||
Циклон 10 GX | ||
MAX 10 | ||
IV Stratix | ||
Стрэтикс V |
Генерация компонента UVM и DPI поддерживает те же версии Острого Тактового сигнала и Mentor Graphics Questa и ModelSim что касается cosimulation. Можно сгенерировать компонент DPI для использования или с 64-битным или с 32-битным Острый.
Кроме того, генерация Компонента UVM и DPI также поддерживает:
Synopsys® VCS® MX O-2018.09 SP2
Примечание
Когда вы запускаете компонент DPI в ModelSim 10.5b на Debian® 8.3, можно столкнуться с ошибкой несовместимости библиотеки:
** Warning: ** Warning: (vsim-7032) The 64-bit glibc RPM does not appear to be installed on this machine. Calls to gcc may fail. ** Fatal: ** Error: (vsim-3827) Could not compile 'STUB_SYMS_OF_fooour.so':
Установите Build configuration на Faster Runs
.
Или, установите Build configuration на Specify
и задайте флаг -O3
компилятора.
Генерация UVM также требует Ссылочной Реализации UVM, доступной для скачивания от стандартного веб-сайта UVM. Эта функция тестируется с поставленной версией значения по умолчанию на каждое поддерживаемое средство моделирования.
С текущим релизом TLMG включает поддержку:
Компиляторы:
Визуальный Studio®: VS2008, VS2010, VS2012, VS2013, VS2015 и VS2017
Windows 7.1 SDK
gcc 6.3
SystemC:
SystemC 2.3.1 (включенный TLM)
Можно загрузить библиотеки SystemC и TLM в https://accellera.org. Консультируйтесь с Системным веб-сайтом Инициативы Accellera для получения информации о том, как создать эти библиотеки после загрузки.
Система C моделирование библиотеки (SCML):
SCML 2.4.3
Можно загрузить SCML с https://www.synopsys.com.