Тестирование функциональных требований

Сгенерируйте тесты для требований функционального проекта

Блоки

развернуть все

Test ConditionОграничьте значения сигналов в тестах
Test ObjectiveЗадайте пользовательские цели, которым сигналы должны удовлетворить в тестах
DetectorОбнаружьте истинную длительность на входе и создайте выход истинная длительность на основе выходного типа
ExtenderРасширьте истинную длительность входа
ImpliesЗадайте условие, которое производит определенный ответ
Within ImpliesПроверьте, что ответ происходит в желаемой длительности
Verification SubsystemЗадайте доказательство или цели тестирования, не влияя на результаты симуляции или сгенерированный код

Функции

развернуть все

sldvoptionsСоздайте объект опций верификации проекта
sldv.conditionФункция условия испытания для диаграмм Stateflow и блоков MATLAB function
sldv.testФункция цели тестирования для диаграмм Stateflow и блоков MATLAB function
sldvextractИзвлеките подсистему или содержимое субдиаграммы в новую модель для анализа
sldvtimerИдентифицируйте, изменитесь, и оптимизация таймера отображения
sldvoptionsСоздайте объект опций верификации проекта
sldvrunМодель Analyze
sldvlogsignalsРегистрируйте значения входного порта симуляции
sldvgencovАнализируйте модели, чтобы получить недостающее покрытие модели
sldvruntestСимулируйте модель при помощи входных данных
sldvruntestoptsСгенерируйте опции симуляции или выполнения для sldvruntest или sldvruncgvtest
sldvharnessoptsОпции по умолчанию для sldvmakeharness
sldvmakeharnessСгенерируйте модель тестовой обвязки
sldvmergeharnessОбъедините тесты и инициализации в одну модель тестовой обвязки
sldvreportСгенерируйте отчет Simulink Design Verifier
sldvchecksumВозвращает контрольную сумму модели

Темы

Введение в генерацию теста

Что такое Генерация Теста?

Краткий обзор генерации теста с Simulink® Design Verifier™.

Рабочий процесс для генерации теста

Обрисовывает в общих чертах процесс для генерации тестов для вашей модели.

Используйте советника по вопросам генерации тестов, чтобы идентифицировать поддающиеся анализу компоненты

Используйте Советника по вопросам Генерации тестов, чтобы вести анализ компонента и модели.

Конфигурирование S-функции для генерации теста

В этом примере показано, как скомпилировать S-функцию, чтобы быть совместимым с Simulink® Design Verifier™ для генерации теста.

Сгенерируйте тесты для сгенерированного кода Embedded Coder

Обрисовывает в общих чертах процесс для генерации тестов для сгенерированного кода.

Генерация тестов покрытия кода

В этом примере показано, как использовать Simulink® Design Verifier™, чтобы сгенерировать тесты, чтобы получить полное покрытие кода.

Экспортируйте тесты в Simulink Test

Описывает, как сгенерировать тесты в Simulink Test™ с помощью результатов анализа Simulink Design Verifier, которые могут быть сгенерированы доказательством свойства, поиском ошибок проектирования и генерацией теста.

Что такое Модель Спецификации?

Обзор модели спецификации и ее использования в основанной на требованиях верификации.

Верификация компонента

Что такое верификация компонента?

Обзор двух подходов к верификации компонента.

Функции для верификации компонента

Описывает функции Simulink Design Verifier, которые можно использовать для верификации компонента.

Проверьте компонент для генерации кода

Этот пример использует slvnvdemo_powerwindow модель, чтобы показать, как проверить компонент в контексте модели, которая содержит тот компонент.

Изолированная логика верификации с наблюдателями

Описывает поддержку наблюдателя верификатора проекта simulink.

Ограничение параметра

Ограничительные значения параметра

Обзор настройки параметра для анализа Simulink Design Verifier.

Задайте ограничительные значения для параметров

Пример того, как задать параметры как переменные для анализа.

Задайте ограничительные значения параметра для полного охвата

Пример того, как задать ограничительные значения параметра, чтобы достигнуть полного покрытия модели.

Задайте ограничительные значения для структуры или соедините шиной параметры

Этот пример описывает, как сгенерировать тесты, которые ограничивают значения для структур и соединяют шиной сигналы в модели.

Панель Simulink Design Verifier

Панель верификатора проекта: генерация тестов

Задайте опции, которые управляют, как Simulink Design Verifier генерирует тесты для моделей, которые он анализирует.

Панель верификатора проекта: Параметры

Задайте опции, которые управляют, как Simulink Design Verifier использует настройки параметра при анализе моделей.

Спроектируйте панель верификатора

Задайте опции анализа и сконфигурируйте Simulink Design Verifier выход.

Опции Simulink Design Verifier

Обзор опций Simulink Design Verifier в диалоговом окне Configuration Parameters.

Рассмотрите результаты анализа

Рассмотрите результаты анализа в  окне Simulink Design Verifier Results Summary.

Рекомендуемые примеры

Для просмотра документации необходимо авторизоваться на сайте