Когда HDL Coder™ выполняет оптимизацию области, это может увеличить количество частей конструкции (DUT) и тем самым увеличить требуемую тактовую частоту DUT.
Если кодер повышает эффективность конструкции, он генерирует сообщение, указывающее соотношение между новой тактовой частотой и исходной тактовой частотой. Например, следующее сообщение указывает, что новая требуемая тактовая частота проекта в 4 раза превышает исходную частоту:
The design requires 4 times faster clock with respect to the base rate = 1
Это увеличение частоты приводит к несовпадению скорости между включением входного тактового сигнала и включением выходного тактового сигнала, поскольку включение выходного тактового сигнала выполняется с более низкой исходной тактовой частотой.
С помощью опции Drive clock enable at можно выбрать, следует ли активировать входной синхросигнал с более высокой скоростью (базовая скорость DUT) или со скоростью, которая меньше или равна исходной скорости включения синхросигнала (скорость входных данных).
В помощнике по рабочим процессам HDL выберите MATLAB to HDL Workflow > Code Generation. Перейдите на вкладку «Часы и порты».
Для параметра Drive clock enable at выберите Input data rate или DUT base rate.
| Включение тактового синхросигнала диска в Option | Поведение включения часов |
|---|---|
| Скорость входных данных (по умолчанию) | Каждое утверждение включения входного синхросигнала создает утверждение включения выходного синхросигнала. Можно активировать входной тактовый сигнал с максимальной частотой один раз в N часов. N = повышающая тактовая частота/исходная тактовая частота. Например, если вы видите сообщение, " |
| Базовая ставка DUT | Скорость включения входного синхросигнала не соответствует скорости включения выходного синхросигнала. Вы должны установить входной тактовый сигнал enable с вашими входными данными N раз, чтобы получить 1 выходной тактовый сигнал enable assertion. N = повышающая тактовая частота/исходная тактовая частота. Например, если вы видите сообщение, " |