Документация

Представление констант VHDL с агрегатами

По умолчанию кодер представляет константы как скаляры или агрегаты в зависимости от размера и типа данных. Кодер представляет значения, которые меньше ^232-1, как целые числа, и значения, которые больше или равны ^232-1, как агрегаты. Следующие объявления констант VHDL являются примерами объявлений, генерируемых по умолчанию для значений менее 32 бит:

CONSTANT coeff1: signed(15 DOWNTO 0) := to_signed(-60, 16); -- sfix16_En16
CONSTANT coeff2: signed(15 DOWNTO 0) := to_signed(-178, 16); -- sfix16_En16

Если требуется, чтобы значения констант представлялись в виде агрегатов, установите значение Представить значения констант в виде агрегатов следующим образом:

Предшествующие постоянные объявления теперь будут выглядеть следующим образом:

CONSTANT coeff1: signed(15 DOWNTO 0) := (5 DOWNTO 3 => '0',1 DOWNTO 0 => '0,OTHERS =>'1');
CONSTANT coeff2: signed(15 DOWNTO 0) := (7 => '0',5 DOWNTO 4 => '0',0 => '0',OTHERS =>'1');

Альтернатива командной строки: generatehdl функция со свойством UseAggregatesForConst для представления констант в коде HDL в виде агрегатов.

Разворачивание и удаление петель VHDL

По умолчанию кодер поддерживает петли VHDL. Однако некоторые инструменты EDA их не поддерживают. Если вы используете такой инструмент вместе с VHDL, вы можете развернуть и удалить FOR и GENERATE петли из сгенерированного кода VHDL. Код Verilog уже разблокирован.

Распаковка и удаление FOR и GENERATE петли,

Альтернатива командной строки: generatehdl функция со свойством LoopUnrolling для раскручивания и удаления петель из сгенерированного кода VHDL.

Использование функции rising_edge VHDL

Кодер может генерировать два стиля кода VHDL для проверки растущих краев, когда фильтр работает на регистрах. По умолчанию сгенерированный код проверяет событие синхронизации, как показано на ELSIF оператор следующего технологического блока VHDL.

Delay_Pipeline_Process : PROCESS (clk, reset)
BEGIN
  IF reset = '1' THEN
    delay_pipeline(0 TO 50) <= (OTHERS => (OTHERS => '0'));
  ELSEIF clk'event AND clk = '1' THEN
    IF clk_enable = '1' THEN
      delay_pipeline(0) <= signed(filter_in);
      delay_pipeline(1 TO 50) <= delay_pipeline(0 TO 49);
    END IF;
  END IF;
END PROCESS Delay_Pipeline_Process ;

Если вы предпочитаете, кодер может создавать код VHDL, который применяет VHDL rising_edge вместо этого функция. Например, ELSIF оператор в предыдущем блоке процесса будет заменен следующим оператором:

  ELSIF rising_edge(clk) THEN

Для использования rising_edge функция,

Альтернатива командной строки: generatehdl функция со свойством UseRisingEdge для использования VHDL rising_edge функция для проверки растущих краев во время операций регистра.

Подавление генерации встроенных конфигураций VHDL

Конфигурации VHDL могут быть встроены в остальную часть кода VHDL для объекта или внешними в отдельных исходных файлах VHDL. По умолчанию кодер включает конфигурации для фильтра в сгенерированном коде VHDL. При создании собственных файлов конфигурации VHDL подавите генерацию встроенных конфигураций.

Для подавления генерации встроенных конфигураций

Альтернатива командной строки: generatehdl функция со свойством InlineConfigurations для подавления генерации встроенных конфигураций.

Задание синтаксиса VHDL для конкатенированных нулей

В VHDL конкатенация нулей может быть представлена в двух синтаксических формах. Одна форма, '0' & '0', является безопасным по типу. Этот синтаксис используется по умолчанию. Альтернативный синтаксис, "000000...", может быть легче для чтения и более компактен, но может привести к неоднозначным типам.

Использование синтаксиса "000000..."для конкатенированных нулей,

Альтернатива командной строки: generatehdl функция со свойством SafeZeroConcat для использования синтаксиса "000000...", для конкатенированных нулей.

Определение типа ввода для операций сложения и вычитания

По умолчанию сгенерированный код HDL работает с входными данными, используя типы данных, определенные конструкцией фильтра, а затем преобразует результат в указанный тип результата.

Типичные процессоры DSP перед работой с данными приводят входные данные к типу результата. В зависимости от операции результаты могут быть различными. Если необходимо, чтобы сгенерированный код HDL обрабатывал ввод результата таким образом, используйте опцию Cast before sum следующим образом:

Альтернатива командной строки: generatehdl функция со свойством CastBeforeSum приведение входных значений к типу результата для операций сложения и вычитания.

Подавление директив шкалы времени Verilog

В Verilog кодер генерирует директивы шкалы времени (ˋtimescale) по умолчанию. Эта директива компилятора предоставляет способ указания различных значений задержки для нескольких модулей в файле Verilog.

Подавление использования ˋtimescale директивы,

Альтернатива командной строки: generatehdl функция со свойством UseVerilogTimescale для подавления использования директив шкалы времени.

Использование комплексных данных и коэффициентов

Кодер поддерживает комплексные коэффициенты и комплексные входные сигналы.

filt = design(fdesign.lowpass,'equiripple','Filterstructure','dffir','SystemObject',true);
generatehdl(filt,numerictype(1,16,15),'InputComplex','on')

ENTITY firfilt IS
   PORT( clk                :   IN    std_logic; 
         clk_enable         :   IN    std_logic; 
         reset              :   IN    std_logic; 
         filter_in_re       :   IN    std_logic_vector(15 DOWNTO 0); -- sfix16_En15
         filter_in_im       :   IN    std_logic_vector(15 DOWNTO 0); -- sfix16_En15
         filter_out_re      :   OUT   std_logic_vector(37 DOWNTO 0); -- sfix38_En31
         filter_out_im      :   OUT   std_logic_vector(37 DOWNTO 0)  -- sfix38_En31
         );

END firfilt;