'Internal' - Кодер получает коэффициенты фильтра из объекта фильтра. Коэффициенты жестко кодируются в сгенерированном HDL коде.

'ProcessorInterface' - Кодер генерирует интерфейс памяти для коэффициентов фильтра. Этот интерфейс можно управлять с помощью внешнего микропроцессора. Сгенерированный объект VHDL или модуль Verilog для фильтра включает в себя следующие порты для интерфейса процессора:

При создании тестового стенда можно указать входной стимул для этого интерфейса с помощью TestBenchCoeffStimulus собственность.

Для последовательного фильтра FIR можно также указать тип памяти для хранения программируемых коэффициентов, установив CoefficientMemory собственность.

'Registers' Кодер генерирует файл регистра для хранения программируемых коэффициентов.

'SinglePortRAMs' или 'DualPortRAMs' - Кодер генерирует соответствующий интерфейс ОЗУ для хранения программируемых коэффициентов.

'Single' - Генерируемый объект VHDL или модуль Verilog для фильтра имеет один вход тактового сигнала, связанный вход включения тактового сигнала и выход включения тактового сигнала. Сгенерированный код включает в себя счетчик, который управляет синхронизацией передачи данных на выход фильтра (для прореживающих фильтров) или на вход (для интерполяционных фильтров). Счетчик ведет себя как вторичный синхросигнал. Коэффициент прореживания или интерполяции определяет тактовую частоту счетчика. Эта опция обеспечивает автономное решение синхронизации для конструкций FPGA.

Чтобы настроить имена этих тактовых входов и выходов, см. ClockInputPort, ClockEnableInputPort, и ClockEnableOutputPort свойства.

Интерполяторы также проходят через входной сигнал разрешения синхронизации к выходному порту с именем ce_in. Этот сигнал указывает, когда объект принял входной образец. Этот сигнал можно использовать для управления восходящим потоком данных. Невозможно настроить это имя порта.

'Multiple' - Генерируемый объект VHDL или модуль Verilog для фильтра имеет отдельные входы синхронизации для каждой скорости многоскоростного фильтра. Каждый вход синхронизации имеет соответствующий вход включения синхронизации. Кодер не генерирует выходной сигнал включения синхронизации. Обеспечьте входные тактовые сигналы, соответствующие требуемому коэффициенту прореживания или интерполяции.

Эта опция обеспечивает большую гибкость, чем один вход тактового генератора. Однако несколько тактовых входов предполагают, что для управления входными часами фильтра предоставляется код HDL более высокого уровня. Кодер не генерирует синхронизаторы между несколькими доменами синхронизации. При создании тестового стенда проверьте clk_gen процессы для каждого синхросигнала.

Следующие фильтры не поддерживают 'Multiple':