Открытие модели fractionalClockDivider_w_DSM. Модель состоит из генератора импульсов и дробного делителя часов с блоком аккумулятора.
open_system('fractionalClockDivider_w_DSM.slx')
Период входящего импульса на clk в порту равен 4e-7 S. Таким образом, входящий сигнал имеет частоту 2.5 МГц. Значение div-by устанавливается равным 2.5. Делитель тактового сигнала использует модулятор дельта-сигма второго порядка.
Запустить моделирование для 1e-4 с. Частота выходного сигнала равна 1.002 МГц.
