Задержать сигнал на один период выборки, если включен внешний разрешающий сигнал
Примечание
Блок с включенной единичной задержкой не рекомендуется. Этот блок был удален из дискретной библиотеки в R2016b. В новых моделях используйте блок Задержка (Delay) (с соответствующим набором параметров). Существующие модели, содержащие блок Unit Delay Enabled, продолжают работать для обратной совместимости.
Дополнительные математические и дискретные/дополнительные дискретные (до R2016b)
Блок Unit Delay Enabled задерживает сигнал на один период выборки, когда внешний разрешающий сигнал E включен. Пока включение выключено, блок отключен. Он сохраняет текущее состояние в том же значении и выводит это значение. Сигнал включения включен, когда E не равно 0, и выключено, когда E равно 0.
Вывод блока для первого периода выборки определяется значением параметра «Начальное условие».
Время между пробами задается с помощью параметра Sample time. Установка -1 означает, что блок наследует время выборки.
Блок Unit Delay Enabled принимает сигналы следующих типов данных:
Плавающая точка
Встроенное целое число
Фиксированная точка
Булев
Перечисленный
Выходные данные имеют тот же тип данных, что и входные данные. u. Для перечислимых сигналов начальное условие должно быть того же типа, что и входное u.
Дополнительные сведения см. в разделе Типы данных, поддерживаемые Simulink в документации Simulink ®.
Укажите начальный результат моделирования.
Укажите интервал времени между выборками. Чтобы наследовать время выборки, задайте для этого параметра значение -1. Дополнительные сведения см. в разделе Определение времени образца в интерактивной документации.
Типы данных | Double | Single | Логическое | Базовое целое | Фиксированная точка | Перечисление |
Время выборки | Указано в параметре Sample time |
Прямой проход | Нет |
Многомерные сигналы | Нет |
Сигналы переменного размера | Нет |
Обнаружение пересечения нулей | Нет |
Создание кода | Да |
HDL Coder™ предоставляет дополнительные опции конфигурации, которые влияют на реализацию HDL и синтезированную логику. Для генерации кода HDL рекомендуется использовать блок синхронного кодера с поддержкой задержки установки (HDL Coder; Unit Delay Enabled Synchronous). В этом блоке для синхронного аппаратного моделирования используется блок Unit Delay Enabled with the State Control (HDL Coder).
Этот блок имеет единую архитектуру HDL по умолчанию.
| InputPipeline | Количество входных ступеней трубопровода для вставки в сформированный код. Распределенная конвейерная обработка и конвейерная обработка с ограниченным выходом могут перемещать эти регистры. Значение по умолчанию - 0. См. также InputPipeline (кодер HDL). |
| OutputPipeline | Количество выходных ступеней трубопровода для вставки в сформированный код. Распределенная конвейерная обработка и конвейерная обработка с ограниченным выходом могут перемещать эти регистры. Значение по умолчанию - 0. См. также OutputPipeline (кодер HDL). |
| SoftReset | Определить |
Единичная задержка, Внешний IC с включенной единичной задержкой (устарел), Единичная задержка включена с возможностью сброса (Устарело), С включенной единичной задержкой Сбрасываемый внешний IC (Устарел), С единичной задержкой Внешний IC (Устарело), Единичная задержка, Сбрасываемая (Устаревшая), Единичная задержка, Сбрасываемая внешняя IC (Устарело), Задержка установки с включенным предварительным просмотром (Устарело), Задержка установки с включенным предварительным просмотром Сбрасываемая (Устарело), Задержка установки с включенным предварительным просмотром Сброс внешнего RV (Устарело), Задержка установки с предварительным просмотром Сброс (Устарело), Задержка установки с предварительным просмотром Сброс внешнего RV (Устарело)