Задержка входного сигнала на один период выборки при истинном внешнем сигнале Enable
Кодер HDL/дискретный
Синхронный блок Unit Delay Enabled задерживает входной сигнал u на один период выборки, когда внешний сигнал Enable является истинным. Когда сигнал Enable имеет значение false, состояние и выходной сигнал сохраняют предыдущее значение. Сигнал Enable имеет значение true, когда E не равен нулю, и false, когда E равен нулю.
Реализация синхронного блока с включенной единичной задержкой состоит из синхронной подсистемы, которая содержит блок с включенной задержкой с длиной задержки, равной единице, и блок управления состоянием в Synchronous режим. При использовании этого блока в модели и установке HDL Coder™ модель генерирует более чистый код HDL и использует меньше аппаратных ресурсов из-за Synchronous поведение блока State Control.
Блок не поддерживает векторные входы для порта Enable.
Нельзя использовать блок внутри блоков Включенная подсистема, Запускаемая подсистема или Сбрасываемая подсистема, которые используют Classic семантика. Подсистема должна использовать Synchronous семантика.