sldvtimer | Определение, изменение и отображение оптимизации таймеров |
sldvextract | Извлечение содержимого подсистемы или вложенной диаграммы в новую модель для анализа |
Описывает характеристики модели, которые могут усложнить анализ.
Восходящий подход к анализу модели
Объясняет преимущества анализа модели, начиная с низкоуровневых элементов.
Обзор методов анализа больших моделей.
Модели с большим пространством состояния проверки
Методики упрощения сложности моделей с большими пространствами состояния проверки.
Описывает методы анализа большой модели.
Доказать свойства в больших моделях
Описывает рабочие процессы и рекомендации по проверке свойств в больших моделях.
Извлечение подсистем для анализа
Объясняет, как извлекаются подсистемы и атомарные подчасти для индивидуального анализа.
Управление данными модели для упрощения анализа
Упростите модель, чтобы упростить анализ Simulink ® Design Verifier™.
Входные данные модели секционирования для инкрементной генерации тестов
Как описано в разделе Данные ограничения (Constrain Data), можно ограничить значения входных данных модели с помощью блока тестовых условий Simulink Design Verifier.
Рекомендации по обработке счетчиков и таймеров в модели, чтобы избежать усложнения анализа Simulink Design Verifier.
При наличии модели Simulink с логическими и арифметическими операциями рассмотрите возможность анализа только логических операций.
Увеличение объема выделенной памяти для создания отчетов об анализе
Объясняет, как увеличить объем памяти, чтобы программное обеспечение могло создавать отчеты для больших моделей.