Exponenta Banner
exponenta event banner

Интерпретация и использование результатов

Регистрация и просмотр результатов анализа, создание отчета, создание модели тестовых кабелей

Simulink ® Design Verifier™ используется для регистрации и просмотра результатов анализа и создания отчетов об анализе. В Simulink Test™ можно создавать тестовые входные данные и экспортировать их в новые тестовые примеры.

Функции

sldvloadresultsЗагрузить результаты анализа Simulink Design Verifier для модели
sldvhighlightВыделение модели с помощью данных анализа Simulink Design Verifier
sldvreportСоздать отчет о проверке проекта Simulink
sldvsimdataПолучение данных моделирования в Dataset формат
sldvruntestoptsСоздание параметров моделирования или выполнения для sldvruntest или sldvruncgvtest
sldvruntestМоделирование модели с использованием входных данных
sldvharnessoptsПараметры по умолчанию для sldvmakeharness
sldvmakeharnessСоздание модели кабельных трасс
sldvmergeharnessОбъединение тестовых примеров и инициализаций в одну модель кабельных трасс
sldvruncgvtestВызвать API проверки генерации кода (CGV) и модель выполнения

Темы

Выделенные результаты на модели

Описывает выделение результатов анализа в модели.

Отчеты Simulink Design Verifier

Описание различных частей отчета Simulink Design Verifier.

Модели кабелей Simulink Design Verifier

Описание базовой модели кабельных трасс.

Файлы данных Simulink Design Verifier

Описание содержимого файла данных Simulink Design Verifier.

Файлы журнала Simulink Design Verifier

Описание файлов журнала анализа.

Панель «Верификатор проекта»: результаты

Укажите параметры, управляющие тем, как Simulink Design Verifier обрабатывает создаваемые результаты.

Панель проверки проекта: Отчет

Укажите параметры, определяющие, как Simulink Design Verifier сообщает о своих результатах.

Обзор результатов анализа

Просмотрите результаты анализа в  окне Сводка результатов Simulink Design Verifier.

Экспорт тестовых примеров в тест Simulink

Описывает, как генерировать тестовые примеры в Simulink Test с помощью результатов анализа Simulink Design Verifier, которые могут быть сгенерированы путем проверки свойств, обнаружения ошибок конструкции и создания тестовых примеров.

Характерные примеры

Simulate Harness Model with Signal Editor Inputs Block

Моделирование модели кабелей с помощью блока входов редактора сигналов

Создание отчета о покрытии модели путем моделирования модели тестового кабеля с помощью блока «Входы редактора сигналов». Можно смоделировать один тестовый случай или контрпример, выбрав активный сценарий в диалоговом окне «Редактор сигналов». Дополнительные сведения см. в разделе Моделирование модели кабелей с помощью блока входов редактора сигналов.

Открыть сценарий

Документация по Simulink Design Verifier

Поддержка