Exponenta Banner
exponenta event banner

Обнаружение ошибок конструкции

Статическое обнаружение ошибок во время выполнения и неработоспособной логики, получение диапазонов проектирования

Обнаружение ошибок проекта включает неработоспособную логику, переполнение целых чисел, деление на ноль, а также нарушения проектных свойств и утверждений. Simulink ® Design Verifier™ использует формальные методы для выявления труднодоступных ошибок конструкции в моделях без необходимости проведения обширных тестов или прогонов моделирования. Средство Simulink Design Verifier используется для выделения блоков в модели, содержащей ошибки конструкции и блоки, которые, как доказано, не содержат этих блоков. Для каждого блока с ошибкой вычисляются границы диапазона сигналов и генерируется тестовый вектор, воспроизводящий ошибку при моделировании.

Часто просматриваемые темы

Характерные примеры

Detect Integer Overflow Errors

Обнаружение ошибок переполнения целых чисел

Обнаружение ошибок переполнения целых чисел в модели с помощью анализа обнаружения ошибок конструкции. Simulink ® Design Verifier™ определяет конструкции модели, которые могут привести к переполнению целых чисел, а затем либо доказывает, что переполнение целых чисел не может произойти во время моделирования, либо создает тестовые примеры, демонстрирующие ошибку переполнения целых чисел.

Открыть сценарий
Detect Out of Bound Array Access Example Model

Пример модели доступа к удаленному массиву

Обнаружение ошибок доступа к границам массива в модели.

Открыть сценарий
Analyzing the Results for a Dead Logic Analysis

Анализ результатов анализа неработоспособной логики

Демонстрирует, как изолировать потенциальные причины неработоспособности логики с помощью sldvexCommonCausesOfDeadLogic модель. Обнаружение неактивной логики обнаруживает в модели недостижимые цели, которые приводят к тому, что элемент модели остается неактивным.

Открыть сценарий

Документация по Simulink Design Verifier

Поддержка