exponenta event banner

Алгоритм распределенных синхросигналов EtherCAT

Сеть EtherCAT ® состоит из главного узла (целевого компьютера), подключенного к произвольному числу подчиненных узлов (устройств). Каждый узел содержит часы, управляющие его внутренней работой. При включении распределенных часов в файле ENI с помощью программы-конфигуратора EtherCAT определяет один тактовый сигнал в сети в качестве опорного тактового сигнала. Алгоритм распределенных синхросигналов EtherCAT (DC) синхронизирует работу нескольких сетевых узлов с эталонными синхросигналами.

Алгоритм постоянного тока работает в две фазы. На фазе 1 алгоритм выравнивает тактовые сигналы сетевых узлов с поддержкой постоянного тока, отличных от главного узла, с тактовыми сигналами первого подчиненного узла с поддержкой постоянного тока. На фазе 2 алгоритм выравнивает оставшийся неориентированный синхросигнал с опорным синхросигналом.

Главный режим смены

В режиме ведущей смены опорный синхросигнал - это синхросигнал первого подчиненного устройства постоянного тока в сети.

В фазе 1 алгоритм сдвигает время выборки узлов сети для выравнивания с тактовыми импульсами первого подчиненного узла. В этом процессе выходное значение блока EtherCAT Init NetworkToSlaveClkDiff уменьшается почти до нуля.

Image of master shift mode phase 1

На этапе 2 алгоритм сдвигает время выборки главного стека, запущенного на целевом компьютере, для выравнивания с часами первого ведомого узла. В этом процессе выходное значение блока EtherCAT Init MasterToNetworkClkDiff уменьшается почти до нуля. Если устройства с поддержкой постоянного тока отсутствуют, оба значения равны нулю.

Image of master shift mode phase 2

Режим переключения шины

В режиме сдвига шины опорными часами являются часы главного стека, работающие на целевом компьютере.

В фазе 1 алгоритм сдвигает время выборки сетевых узлов с поддержкой DC для выравнивания с тактовым сигналом первого подчиненного узла с поддержкой DC. В этом процессе значение NetworkToSlaveClkDiff уменьшается почти до нуля.

Image of bus shift mode phase 1

На фазе 2 алгоритм сдвигает время выборки первого подчиненного узла с поддержкой DC для выравнивания с тактовыми импульсами главного стека. В этом процессе значение MasterToNetworkClkDiff уменьшается почти до нуля. Алгоритм сдвигает время выборки других узлов сети, чтобы оставаться выровненным с часами первого ведомого узла. В этом процессе значение NetworkToSlaveClkDiff может сначала увеличиваться, а затем уменьшаться почти до нуля.

Image of bus shift mode phase 2

Ограничения

Для включения распределенных синхросигналов EtherCAT при включении PTP для модели используйте режим сдвига шины EtherCAT.

См. также

Связанные темы