Видеопоток FIFO

Управление противодавлением между аппаратной логикой и восходящим видеоинтерфейсом

Библиотека:
Подключение к блокам SoC/аппаратной логике

Описание

Блок FIFO видеопотока управляет обратным давлением от аппаратной логики к восходящему видеоинтерфейсу. Он также управляет потоком между восходящим и нисходящим интерфейсами пиксельных данных аппаратной логики. Интеграция этого блока в качестве конфигурируемого блока FIFO для AXI4 приложений видеопотока. Блок позволяет настроить его глубину и установить почти полное пороговое значение.

Порты

Вход

развернуть все

`pixelIn` - Входные пиксельные данные
скаляр

Ввод пиксельных данных из источника данных. Укажите это значение как скаляр.

`ctrlIn` - Управляющие сигналы, сопровождающие входные пиксельные данные
`pixelcontrol` автобус

Управляющие сигналы, сопровождающие поток пикселей, указанный как pixelcontrol шина, содержащая пять сигналов. Сигналы описывают достоверность пикселя и его местоположение в кадре.

Типы данных: pixelcontrol

`rdyFromDown` - Готовый сигнал от нисходящего интерфейса
Логический скаляр

Управляющий сигнал, указывающий, может ли блок посылать пиксельные данные в нисходящий интерфейс. Когда это значение равно 1 (true), нисходящий интерфейс готов, и блок может посылать пиксельные данные. Когда это значение равно 0 (false), нисходящий интерфейс не готов, и блок не может послать пиксельные данные.

Типы данных: Boolean

Продукция

развернуть все

`pixelOut` - Выходные пиксельные данные
скаляр

Вывод пиксельных данных в нисходящий интерфейс. Тип данных этих выходных данных совпадает с типом данных входных данных.

`ctrlOut` - Управляющие сигналы, сопровождающие выходные пиксельные данные
`pixelcontrol` автобус

Управляющие сигналы, сопровождающие выходной поток пикселей, возвращаемый в виде pixelcontrol шина, содержащая пять сигналов. Сигналы описывают достоверность пикселя и его местоположение в кадре.

Типы данных: pixelcontrol

`rdyToUp` - Готовность сигнала к интерфейсу восходящего направления
Логический скаляр

Управляющий сигнал, указывающий, готов ли блок к приему пиксельных данных от восходящего интерфейса. Когда это значение равно 1 (true), блок готов принять пиксельные данные от восходящего интерфейса. Когда это значение равно 0 (false), блок не готов принимать пиксельные данные от восходящего интерфейса.

Типы данных: Boolean

Параметры

развернуть все

`Depth of FIFO` - глубина FIFO
`16` (по умолчанию) | положительное целое число

Укажите глубину FIFO. Это значение должно быть положительным скалярным целым числом и является максимальным числом записей, которые могут быть буферизованы перед отбрасыванием данных.

`Almost full threshold` - Почти полное пороговое значение
`8` (по умолчанию) | положительное целое число

Укажите значение, задающее сигнал противодавления от блока к источнику данных.

Чтобы избежать сброса данных, установите значение, дающее источнику данных достаточно времени для реакции на обратное давление. Это значение должно быть положительным целым числом и меньше глубины FIFO.

Примеры модели

Histogram Equalization Using Video Frame Buffer

Выравнивание гистограммы с помощью буфера видеокадров

Приложения обработки видео часто хранят полный кадр видеоданных для обработки кадра и модификации следующего кадра. В таких конструкциях видеокадры хранятся во внешней памяти, в то время как ресурсы FPGA используются для обработки одних и тех же данных. В этом примере показано, как создать видеоприложение со входом и выходом HDMI, выполняющее выравнивание гистограммы с использованием внешней памяти для буферизации видеокадров.

Расширенные возможности

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

Для автоматического создания кода HDL для проекта и выполнения на устройстве SoC используйте инструмент SoC Builder. См. раздел Создание конструкции SoC.

Документация

Видеопоток FIFO

Описание

Порты

Вход

`pixelIn` - Входные пиксельные данные
скаляр

`ctrlIn` - Управляющие сигналы, сопровождающие входные пиксельные данные
`pixelcontrol` автобус

`rdyFromDown` - Готовый сигнал от нисходящего интерфейса
Логический скаляр

Продукция

`pixelOut` - Выходные пиксельные данные
скаляр

`ctrlOut` - Управляющие сигналы, сопровождающие выходные пиксельные данные
`pixelcontrol` автобус

`rdyToUp` - Готовность сигнала к интерфейсу восходящего направления
Логический скаляр

Параметры

`Depth of FIFO` - глубина FIFO
`16` (по умолчанию) | положительное целое число

`Almost full threshold` - Почти полное пороговое значение
`8` (по умолчанию) | положительное целое число

Примеры модели

Выравнивание гистограммы с помощью буфера видеокадров

Расширенные возможности

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

Преобразование с фиксированной точкой
Проектирование и моделирование систем с фиксированной точкой с помощью Designer™ с фиксированной точкой.

См. также

Документация по набору блоков SoC

Поддержка

Документация

Видеопоток FIFO

Описание

Порты

Вход

pixelIn - Входные пиксельные данные скаляр

ctrlIn - Управляющие сигналы, сопровождающие входные пиксельные данные pixelcontrol автобус

rdyFromDown - Готовый сигнал от нисходящего интерфейса Логический скаляр

Продукция

pixelOut - Выходные пиксельные данные скаляр

ctrlOut - Управляющие сигналы, сопровождающие выходные пиксельные данные pixelcontrol автобус

rdyToUp - Готовность сигнала к интерфейсу восходящего направления Логический скаляр

Параметры

Depth of FIFO - глубина FIFO 16 (по умолчанию) | положительное целое число

Almost full threshold - Почти полное пороговое значение 8 (по умолчанию) | положительное целое число

Примеры модели

Выравнивание гистограммы с помощью буфера видеокадров

Расширенные возможности

Создание кода HDL Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

Преобразование с фиксированной точкой Проектирование и моделирование систем с фиксированной точкой с помощью Designer™ с фиксированной точкой.

См. также

Документация по набору блоков SoC

Поддержка

`pixelIn` - Входные пиксельные данные
скаляр

`ctrlIn` - Управляющие сигналы, сопровождающие входные пиксельные данные
`pixelcontrol` автобус

`rdyFromDown` - Готовый сигнал от нисходящего интерфейса
Логический скаляр

`pixelOut` - Выходные пиксельные данные
скаляр

`ctrlOut` - Управляющие сигналы, сопровождающие выходные пиксельные данные
`pixelcontrol` автобус

`rdyToUp` - Готовность сигнала к интерфейсу восходящего направления
Логический скаляр

`Depth of FIFO` - глубина FIFO
`16` (по умолчанию) | положительное целое число

`Almost full threshold` - Почти полное пороговое значение
`8` (по умолчанию) | положительное целое число

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

Преобразование с фиксированной точкой
Проектирование и моделирование систем с фиксированной точкой с помощью Designer™ с фиксированной точкой.