Кодер CRC NR

Создание битов кода CRC и добавление их к входным данным

Библиотека:
Беспроводная панель инструментов HDL/обнаружение и исправление ошибок

Описание

Блок кодера NR CRC вычисляет и генерирует короткую двоичную последовательность фиксированной длины, известную как контрольная сумма контроля циклическим избыточным кодом (CRC), добавляет ее к каждому кадру выборок потоковых данных и выводит данные, кодированные CRC. Блок принимает и возвращает поток выборки данных с сопутствующими сигналами управления. Сигналы управления указывают на достоверность выборок и границы кадра.

Блок поддерживает скалярные и векторные входы и выводит данные в виде скаляра или вектора на основе входных данных. Для достижения более высокой пропускной способности блок принимает двоичный вектор или беззнаковый целочисленный скалярный вход и реализует параллельную архитектуру. Ширина входных данных должна быть меньше или равна длине многочлена CRC и длине многочлена CRC, должна быть разделена на ширину входных данных. Блок поддерживает все многочлены CRC, указанные в соответствии со стандартом 5G new radio (NR) 3GPP TS 38.212 [1]. При выборе многочлена CRC24C блок поддерживает динамическую маску CRC.

Блок обеспечивает интерфейс и аппаратно оптимизированную архитектуру, подходящую для генерации кода HDL и развертывания аппаратного обеспечения.

Порты

Вход

развернуть все

`data` - Входные данные
двоичный скаляр | двоичный вектор | беззнаковый целочисленный скаляр

Входные данные, указанные как двоичный скаляр, двоичный вектор или целочисленный скаляр без знака.

Можно указать входные данные с помощью одной из следующих опций:

Скаляр (Scalar) - указывает целое число, представляющее несколько битов. В этом случае блок поддерживает целое число без знака (uint8, uint16, или ufixN) и Boolean типы данных.
Вектор - укажите вектор двоичных значений размера N. В этом случае блок поддерживает Boolean и ufix1 данные.

N - ширина входных данных, она должна быть меньше или равна длине многочлена CRC и коэффициенту указанной длины многочлена CRC.

double и single типы данных поддерживаются для моделирования, но не для генерации кода HDL.

Пример: Для типа CRC CRC24Aдопустимая ширина данных - 24, 12, 8, 6, 4, 3, 2 и 1. Целочисленный ввод интерпретируется как двоичное слово. Например, при указании uint8 вход 19, он эквивалентен векторному входу [0 0 0 1 0 0 1 1].

`ctrl` - Управляющие сигналы, сопровождающие поток проб
`samplecontrol` автобус

Управляющие сигналы, сопровождающие поток проб, указанные как samplecontrol Шина включает в себя start, end, и valid управляющие сигналы, которые указывают границы кадра и достоверность выборок.

start - Указывает начало входного кадра.
end - Указывает конец входного кадра
valid - Указывает, что данные на порте входных данных являются допустимыми

Дополнительные сведения см. в разделе Пример шины управления.

Типы данных: bus

`CRCMask` - маска контрольной суммы CRC
неотрицательное целое число

Маска контрольной суммы CRC, заданная как неотрицательное целое число, представляющее двоичное слово от 0 до ^2CRCLength-1, где CRCLength - длина многочлена CRC.

Эта маска обычно является временным идентификатором радиосети (RNTI). RNTI используется для XOR контрольной суммы CRC.

Зависимости

Чтобы включить этот порт, установите для параметра типа CRC значение CRC24C и выберите параметр Enable CRC mask input port.

Типы данных: ufix24

Продукция

развернуть все

`data` - данные в кодировке CRC
скаляр | вектор

Кодированные CRC данные с добавленной контрольной суммой CRC, возвращаемые как скаляр или вектор. Тип и размер выходных данных совпадают с входными данными.

`ctrl` - Управляющие сигналы, сопровождающие поток проб
`samplecontrol` автобус

Управляющие сигналы, сопровождающие поток проб, возвращаемые в виде samplecontrol Шина включает в себя start, end, и valid управляющие сигналы, которые указывают границы кадра и достоверность выборок.

start - Указывает начало выходного кадра.
end - Указывает конец выходного кадра
valid - Указывает, что данные порта выходных данных являются допустимыми

Дополнительные сведения см. в разделе Пример шины управления.

Типы данных: bus

Параметры

развернуть все

`CRC type` - Тип CRC
`CRC16` (по умолчанию) | `CRC6` | `CRC11` | `CRC24A` | `CRC24B` | `CRC24C`

Выберите тип CRC. Каждый тип CRC указывает полином, как показано в этой таблице.

Тип CRC	Полиномиал
`CRC6`	[1 1 0 0 0 0 1]
`CRC11`	[1 1 1 0 0 0 1 0 0 0 0 1]
`CRC16`	[1 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1]
`CRC24A`	[1 1 0 0 0 0 1 1 0 0 1 0 0 1 1 0 0 1 1 1 1 1 0 1 1]
`CRC24B`	[1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 1]
`CRC24C`	[1 1 0 1 1 0 0 1 0 1 0 1 1 0 0 0 1 0 0 0 1 0 1 1 1]

Эти многочлены CRC определяются в соответствии со стандартом 5G NR 3GPP TS 38.212 [1].

`Enable CRC mask input port` - Включить входной порт маски контрольной суммы CRC
`off` (по умолчанию) | `on`

Выберите этот параметр для активизации входного порта CRCMask.

Зависимости

Чтобы включить этот параметр, установите для параметра типа CRC значение CRC24C.

Примеры модели

NR CRC Кодирование и декодирование потоковых данных

Используйте блоки NR CRC Encoder и NR CRC Decoder Simulink ® и сравните аппаратно оптимизированные результаты с результатами функций 5G Toolbox™ nrCRCEncode (5G Панель инструментов) и nrCRCDecode (5G Панель инструментов) соответственно. Эти блоки поддерживают скалярные и векторные входы. Блоки кодера NR CRC и декодера NR CRC поддерживают генерацию аппаратного кода.

Алгоритмы

развернуть все

При использовании двоичного вектора или беззнакового целого скалярного ввода блок реализует параллельный алгоритм CRC [2].

Для обеспечения высокой пропускной способности современных систем связи блок реализует алгоритм CRC с параллельной архитектурой. Эта архитектура рекурсивно вычисляет М битов контрольной суммы CRC для каждого W входных битов. В конце кадра к сообщению добавляется окончательный результат контрольной суммы. Для полинома длиной М вычисление рекурсивной контрольной суммы для W битов параллельно составляет

$X^{}' =_{} FW (\times) X$ (+) D.

_FW является матрицей M-by-M, которая выбирает элементы текущего состояния для вычисления полинома с новыми входными битами. D - вектор М-элемента, который обеспечивает новые входные биты, упорядоченные относительно полинома генератора и заполненные нулями. Блок реализует (×) с логическими И и (+) с логическими XOR.

Время ожидания

Задержка блока изменяется в зависимости от длины полинома CRC, типа входа (скалярного или векторного) и ширины данных входа. Задержка блока вычисляется от начала входного кадра до начала выходного кадра по формуле (CRCLength/N) + 3 тактовых цикла, где N - ширина входных данных.

Зазор между двумя кадрами (то есть от ctrl.end первого кадра до ctrl.start следующего кадра) должен быть больше, чем длина многочлена CRC плюс задержка первого кадра. В случае непрерывных входов блок отбрасывает первый кадр и начинает обработку следующего кадра.

Скалярный ввод

На этом рисунке показана выборка выходных данных и задержка блока кодера NR CRC при указании скалярного входа типа данных. ufix8 с шириной данных 8 и установите для параметра типа CRC значение CRC16. Задержка блока составляет 5 тактовых циклов, как показано на этом рисунке.

Logic Analyzer waveform of the NR CRC Encoder block for scalar input

Векторный ввод

На этом рисунке показана выборка выходных данных и задержка блока кодера NR CRC при указании векторного ввода типа данных. ufix1 с шириной данных 3 задайте для параметра типа CRC значение CRC24Cи выберите параметр Enable CRC mask input port. Задержка блока составляет 11 тактовых циклов, как показано на этом рисунке.

Logic Analyzer waveform of the NR CRC Encoder block for vector input

Работа

Производительность синтезированного HDL-кода зависит от цели и вариантов синтеза. Оно также изменяется в зависимости от длины полинома CRC и ширины входных данных.

В этой таблице показаны результаты синтеза данных о ресурсах и рабочих характеристиках блока, если для параметра типа CRC установлено значение CRC24A для скалярного входа типа данных ufix1, скалярный вход типа данных ufix24и векторный ввод типа данных 24 на 1 ufix1. Созданный HDL предназначен для платы оценки Xilinx ® ^Zynq ® - 7000 ZC706.

Входные данные		LUT среза	Регистры среза	Максимальная частота в МГц
Скаляр	`ufix1`	147	168	614.6
Скаляр	`ufix24`	207	192	581.0
Вектор		182	160	571.1

Ссылки

[1] 3GPP TS 38.212. "НР; мультиплексирование и канальное кодирование. "Проект партнерства 3-го поколения; Техническая спецификация на сеть радиодоступа группы.

[2] Кампобелло, Г., Г. Патане и М. Руссо. «Параллельная реализация CRC». Транзакции IEEE на компьютерах 52, № 10 (октябрь 2003 года): 1312-19. https://doi.org/10.1109/TC.2003.1234528.

Расширенные возможности

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Этот блок поддерживает генерацию кода C/C + + для режимов ускорения ^Simulink ® и быстрого ускорения, а также для генерации компонентов DPI.

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

HDL Coder™ предоставляет дополнительные опции конфигурации, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Этот блок имеет единую архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках проекта. Распределенная конвейерная обработка не перераспределяет эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе ConstrainedOutputPipeline (кодер HDL).
InputPipeline	Количество входных ступеней трубопровода для вставки в сформированный код. Распределенная конвейерная обработка и конвейерная обработка с ограниченным выходом могут перемещать эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе InputPipeline (кодер HDL).
OutputPipeline	Количество выходных ступеней трубопровода для вставки в сформированный код. Распределенная конвейерная обработка и конвейерная обработка с ограниченным выходом могут перемещать эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе Выходной конвейер (кодер HDL).

См. также

Блоки

Декодер ЦИК NR

Функции

nrCRCDecode (5G Панель инструментов) | nrCRCEncode (5G Панель инструментов)

Представлен в R2021a

Документация

Кодер CRC NR

Описание

Порты

Вход

`data` - Входные данные
двоичный скаляр | двоичный вектор | беззнаковый целочисленный скаляр

`ctrl` - Управляющие сигналы, сопровождающие поток проб
`samplecontrol` автобус

`CRCMask` - маска контрольной суммы CRC
неотрицательное целое число

Зависимости

Продукция

`data` - данные в кодировке CRC
скаляр | вектор

`ctrl` - Управляющие сигналы, сопровождающие поток проб
`samplecontrol` автобус

Параметры

`CRC type` - Тип CRC
`CRC16` (по умолчанию) | `CRC6` | `CRC11` | `CRC24A` | `CRC24B` | `CRC24C`

`Enable CRC mask input port` - Включить входной порт маски контрольной суммы CRC
`off` (по умолчанию) | `on`

Зависимости

Примеры модели

NR CRC Кодирование и декодирование потоковых данных

Алгоритмы

Время ожидания

Работа

Ссылки

Расширенные возможности

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

См. также

Блоки

Функции

Документация по панели инструментов Wireless HDL

Поддержка

Документация

Кодер CRC NR

Описание

Порты

Вход

data - Входные данные двоичный скаляр | двоичный вектор | беззнаковый целочисленный скаляр

ctrl - Управляющие сигналы, сопровождающие поток проб samplecontrol автобус

CRCMask - маска контрольной суммы CRC неотрицательное целое число

Зависимости

Продукция

data - данные в кодировке CRC скаляр | вектор

ctrl - Управляющие сигналы, сопровождающие поток проб samplecontrol автобус

Параметры

CRC type - Тип CRC CRC16 (по умолчанию) | CRC6 | CRC11 | CRC24A | CRC24B | CRC24C

Enable CRC mask input port - Включить входной порт маски контрольной суммы CRC off (по умолчанию) | on

Зависимости

Примеры модели

NR CRC Кодирование и декодирование потоковых данных

Алгоритмы

Время ожидания

Работа

Ссылки

Расширенные возможности

Создание кода C/C + + Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

См. также

Блоки

Функции

Документация по панели инструментов Wireless HDL

Поддержка

`data` - Входные данные
двоичный скаляр | двоичный вектор | беззнаковый целочисленный скаляр

`ctrl` - Управляющие сигналы, сопровождающие поток проб
`samplecontrol` автобус

`CRCMask` - маска контрольной суммы CRC
неотрицательное целое число

`data` - данные в кодировке CRC
скаляр | вектор

`ctrl` - Управляющие сигналы, сопровождающие поток проб
`samplecontrol` автобус

`CRC type` - Тип CRC
`CRC16` (по умолчанию) | `CRC6` | `CRC11` | `CRC24A` | `CRC24B` | `CRC24C`

`Enable CRC mask input port` - Включить входной порт маски контрольной суммы CRC
`off` (по умолчанию) | `on`

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.