Exponenta Banner
exponenta event banner

Поддержка генерации кода HDL

Вы можете использовать Simulink ® для быстрого создания прототипов конструкций оборудования. Беспроводные блоки HDL Toolbox™ при использовании с HDL Coder™ поддерживают генерацию кода HDL. Инструменты HDL Coder генерируют независимый от цели синтезируемый код Verilog ® и VHDL ® для программирования FPGA или прототипирования и проектирования ASIC.

Поддержка генерации кода HDL в панели инструментов Wireless HDL

Большинство блоков в Wireless HDL Toolbox поддерживают генерацию кода HDL.

Следующие блоки предназначены только для моделирования и не поддерживаются для генерации кода HDL:

  • Кадр в образцы

  • Образцы к кадру

  • Кадр FIL для образцов

  • Образцы FIL для кадра

Другие блоки, поддерживающие генерацию кода HDL

Другие продукты MathWorks ® также включают блоки, поддерживаемые для создания кода HDL, которые можно использовать для создания дизайна.

В браузере библиотеки Simulink можно найти библиотеки блоков, поддерживаемых для генерации кода HDL, в библиотеках блоков HDL Coder, Communications Toolbox HDL Support, DSP System Toolbox HDL Support и других.

Чтобы создать библиотеку поддерживаемых HDL блоков из всех установленных продуктов, введите hdllib (кодер HDL) в командной строке MATLAB ®. Для выполнения этой команды требуется лицензия HDL Coder.

Можно также просмотреть блоки, поддерживаемые для создания кода HDL в документации, путем фильтрации списка ссылок на блоки. Щелкните Блоки в синей строке в верхней части окна справки, затем установите флажок Создание кода HDL в нижней части левого столбца. Блоки перечислены в соответствующих продуктах. Для перемещения между продуктами и категориями можно использовать оглавление в левом столбце.

Сведения о реализации блоков, их свойствах и ограничениях для создания кода HDL см. в разделе «Расширенные возможности > Создание кода HDL» каждой страницы блоков.

Потоковый интерфейс-образец в ЛПВП

Тип данных шины управления потоковым образцом, используемый блоками Wireless HDL Toolbox, сведен в отдельные сигналы в HDL.

В VHDL интерфейс объявляется следующим образом: 

  PORT( clk             :   IN    std_logic;
        reset           :   IN    std_logic;
        enb             :   IN    std_logic;
        in0             :   IN    std_logic_vector(7 DOWNTO 0); -- uint8
        in1_start       :   IN    std_logic;
        in1_end         :   IN    std_logic;
        in1_valid       :   IN    std_logic;
        out0            :   OUT   std_logic_vector(7 DOWNTO 0); -- uint8
        out1_start      :   OUT   std_logic;
        out1_end        :   OUT   std_logic;
        out1_valid      :   OUT   std_logic
        );

В Verilog интерфейс объявляется как:

  input   clk;
  input   reset;
  input   enb;
  input   [7:0] in0;  // uint8
  input   in1_start;
  input   in1_end;
  input   in1_valid;
  output  [7:0] out0;  // uint8
  output  out1_start;
  output  out1_end;
  output  out1_valid;

Связанные темы

Документация по панели инструментов Wireless HDL

Поддержка