Convolutional Interleaver

Транспозиция входных символов с помощью набора регистров сдвига

Библиотека

Сверточная сублибрария перемежения

Описание

Блок Сверточный Перемежитель Перемежает символы в входном сигнале. Внутри него используется набор регистров сдвига. Значение задержки k-го регистра сдвига (k-1) умножает на Register length step параметр. Количество регистров сдвига является значением параметра Rows of shift registers.

Параметр Initial conditions указывает значения, которые заполняют каждый регистр сдвига в начале симуляции (кроме первого регистра сдвига, который имеет нулевую задержку). Если Initial conditions является скаляром, то его значение заполняет все регистры сдвига, кроме первого; если Initial conditions является вектором-столбцом, длина которого является параметром Rows of shift registers, то каждая запись заполняет соответствующий регистр сдвига. Значение первого элемента параметра Initial conditions неважно, поскольку первый регистр сдвига имеет нулевую задержку.

Этот блок принимает скаляр или вектор-столбец входной сигнал, который может быть реальным или комплексным. Сигнал выхода имеет тот же шаг расчета, что и входной сигнал.

Блок может принимать типы данных int8, uint8, int16, uint16, int32, uint32, boolean, single, double, и с фиксированной точкой. Тип данных этого выхода будет таким же, как и у входного сигнала.

Параметры

Rows of shift registers: Количество регистров сдвига, которые блок использует внутренне.
Register length step: Количество дополнительных символов, которые помещаются в каждом последующем регистре сдвига, где первый регистр содержит нулевые символы.
Initial conditions: Значения, которые заполняют каждый регистр сдвига, когда начинается моделирование.

Примеры

Для примера, который использует этот блок, см. «Сверточное перемежение».

Парный блок

Convolutional Deinterleaver

См. также

General Multiplexed Interleaver, Helical Interleaver

Ссылки

[1] Кларк, Джордж К. Младший и Дж. Либб Каин. Кодирование с исправлением ошибок для цифровых коммуникаций. Нью-Йорк: Пленум Пресс, 1981.

[2] Форни, Г., Д., младший Burst-Correcting Codes for the Classic Bursty Channel (неопр.) (недоступная ссылка). Транзакции IEEE по коммуникациям, том COM-19, октябрь 1971 года. 772-781.

[3] Рэмси, Дж. Л. «Реализация оптимальных перемежителей». Транзакции IEEE по теории информации, IT-16 (3), май 1970. 338-345.

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

HDL Coder™ предоставляет дополнительные опции строения, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Можно сгенерировать HDL-код для блока Convolutional Interleaver с помощью реализации, основанной на сдвиге регистров, или реализации, основанной на ОЗУ.

Реализация по умолчанию для блока Convolutional Interleaver основана на сдвиге регистра. Чтобы подавить генерацию логики сброса, установите параметр реализации ResetType на 'none'. Когда вы задаете ResetType на 'none', сброс не применяется к регистрам сдвига.

Когда регистры не загружены полностью, несоответствия между Simulink^® и сгенерированный код происходит для некоторого количества выборок во время начальной фазы. Чтобы избежать ложных ошибок испытательного стенда, определите количество выборок, необходимых для заполнения регистров сдвига. Установите опцию Ignore output data checking (number of samples) соответственно. (Если вы используете интерфейс командной строки, можно использовать IgnoreDataChecking свойство для этой цели.)

Когда вы выбираете RAM реализация для блока Convolutional Interleaver, HDL Coder использует ресурсы оперативной памяти вместо сдвига регистров.

Свойства блоков

ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках вашего проекта. Распределённая конвейеризация не перераспределяет эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).
ResetType	Подавьте генерацию логики сброса. Значение по умолчанию является `default`, который генерирует логику сброса. См. также ResetType (HDL Coder).

Ограничения

Когда вы выбираете RAM реализация:

Типы данных double или single не поддерживаются ни для входных, ни для выходных сигналов.
Вы должны задать Initial conditions для блока равным нулю.
Требуется по крайней мере две строки перемежения.

Представлено до R2006a

Документация

Convolutional Interleaver

Библиотека

Описание

Параметры

Примеры

Парный блок

См. также

Ссылки

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Документация Communications Toolbox

Поддержка

Документация

Convolutional Interleaver

Библиотека

Описание

Параметры

Примеры

Парный блок

См. также

Ссылки

Расширенные возможности

Генерация кода C/C + + Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Документация Communications Toolbox

Поддержка

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.