Документация

Обзор

Параметры реализации блоков позволяют вам управлять деталями кода, сгенерированного для конкретных реализаций блоков. Смотрите Set and View HDL Model and Block Parameters, чтобы узнать, как выбрать реализации и параметры блоков в графический интерфейс пользователя или командной строке.

Имена свойства заданы как векторы символов. Тип данных значения свойства зависит от свойства. В этом разделе описывается синтаксис каждого параметра реализации блока и то, как параметр влияет на сгенерированный код.

AdaptivePipelining

The AdaptivePipelining Параметр подсистемы позволяет вам задать адаптивную конвейеризацию для подсистемы в модели.

Чтобы отключить адаптивную конвейеризацию для подсистемы в модели, установите параметр адаптивной конвейеризации, AdaptivePipelining, в 'off' для этой подсистемы.

Чтобы узнать, как задать адаптивную конвейеризацию на уровне модели, смотрите Адаптивную конвейеризацию.

hdlset_param('my_dut', 'AdaptivePipelining', 'off')

BalanceDelays

The BalanceDelays Параметр подсистемы позволяет вам задать балансировку задержки в подсистеме в модели.

Чтобы отключить балансировку задержки для любой подсистемы в модели, необходимо задать параметр балансировки задержки уровня модели, BalanceDelays, в 'off'. Когда в модели включена балансировка задержки, установка балансировки задержки в отдельных подсистемах игнорируется.

Чтобы узнать, как задать балансировку задержки уровня модели, смотрите Задержки баланса.

hdlset_param('my_dut', 'BalanceDelays', 'off')

ClockRatePipelining

The ClockRatePipelining Параметр подсистемы позволяет вам задать конвейеризацию с тактовой частотой для подсистемы в модели.

Чтобы отключить конвейеризацию с тактовой частотой для подсистемы в модели, установите параметр конвейеризации с тактовой частотой, ClockRatePipelining, в 'off' для этой подсистемы.

Чтобы узнать, как установить конвейеризацию с тактовой частотой на уровне модели, см. Раздел «Конвейеризация с тактовой частотой».

hdlset_param('my_dut', 'ClockRatePipelining', 'off')

CodingStyle

Когда вы используете блоки Multiport Switch, используйте CodingStyle параметр, чтобы указать, хотите ли вы сгенерировать HDL-код с операторами if-else или case. По умолчанию HDL- Coder™ генерирует операторы if-else. Если в модели есть несколько блоков Multiport Switch, можно выбрать, чтобы задать другое CodingStyle для каждого блока.

hdlget_param('my_dut/Multiport Switch', 'CodingStyle')

ans =

    'case_stmt'

ConstMultiplierOptimization

The ConstMultiplierOptimization параметр реализации позволяет вам задать использование canonical signed digit (CSD) или факторизованных оптимизаций CSD для обработки операций умножения коэффициентов в сгенерированном коде.

Следующая таблица показывает ConstMultiplierOptimization значений параметров.

The ConstMultiplierOptimization параметр доступен для следующих блоков:

ConstrainedOutputPipeline

Используйте ConstrainedOutputPipeline параметр для задания неотрицательного количества регистров для размещения на выходах блоков.

HDL Coder перемещает существующие задержки в вашем проекте, чтобы попытаться удовлетворить вашим ограничениям. Новые регистры не добавляются. Если регистров меньше, чем кодеру нужно, чтобы удовлетворить вашему ограничению, кодер сообщает различие между количеством нужных и фактических выходных регистров. Можно добавить задержки в проект с помощью входа или вывода конвейеризации.

Распределённая конвейеризация не перераспределяет регистры, заданные с ограничением выходной конвейеризации.

hdlset_param(path_to_block,
             'ConstrainedOutputPipeline', number_of_output_registers)

hdlset_param('mymodel/subsys','ConstrainedOutputPipeline', 6)

DistributedPipelining

The DistributedPipelining параметр включает распределение регистров трубопроводов, оптимизацию скорости, которая позволяет вам увеличить тактовую частоту путем уменьшения вашего критического пути.

Следующая таблица показывает эффект DistributedPipelining и OutputPipeline параметры.

Чтобы добиться дальнейшей оптимизации кода, сгенерированного при распределённой конвейеризации, выполните синхронизацию во время синтеза RTL, если это возможно.

DotProductStrategy

Если вы используете блок Product для матричного умножения в проекте, используйте DotProductStrategy для определения способа реализации матричного умножения.

The DotProductStrategy опции перечислены в следующей таблице.

DSPStyle

DSPStyle позволяет вам сгенерировать код, который включает атрибуты синтеза для отображения умножителя в проекте. Можно выбрать, сопоставлять ли множители конкретного блока с DSP или логикой на оборудовании.

Для Xilinx^® targets, сгенерированный код использует use_dsp атрибут. Для Altera^® targets, сгенерированный код использует multstyle атрибут.

The DSPStyle опции перечислены в следующей таблице.

The DSPStyle параметр доступен для следующих блоков:

hdlset_param('my_model/my_dut/my_multiplier', 'DSPStyle', 'on')

FlattenHierarchy

FlattenHierarchy позволяет удалить иерархию подсистем из HDL-кода, сгенерированного в проекте.

Чтобы выровнять иерархию, вы также должны иметь MaskParameterAsGeneric значение глобального свойства установлено в 'off'. Для получения дополнительной информации смотрите Сгенерировать параметризованный HDL-код из маскированной подсистемы.

hdlset_param('my_dut', 'FlattenHierarchy', 'on')

InputPipeline

InputPipeline позволяет задать реализацию с входной конвейеризацией для выбранных блоков. В значение параметров указывается количество входа этапов трубопровода (глубина трубопровода) в сгенерированном коде.

Следующий код задает глубину входного конвейера из двух этапов для каждого блока Sum в модели:

sblocks = find_system(gcb, 'BlockType', 'Sum');
for ii=1:length(sblocks),hdlset_param(sblocks{ii},'InputPipeline', 2), end;

При генерации кода для регистров конвейера HDL Coder добавляет постфиксную строку к именам входных или выходных регистров конвейера. Строка постфикса по умолчанию _pipe. Чтобы настроить строку постфикса, используйте опцию Pipeline postfix на панели Global Settings / General в панели HDL Code Generation диалогового окна Параметры конфигурации. Кроме того, вы можете передать необходимый постфикс как вектор символов в makehdl свойства PipelinePostfix. Для получения примера смотрите Pipeline postfix.

InstantiateFunctions

Для блока MATLAB Function можно использовать параметр InstantiateFunctions для генерации VHDL^® entity или Verilog^® module для каждой функции. HDL Coder генерирует код для каждого entity или module в отдельном файле.

Опции InstantiateFunctions для блока MATLAB Function перечислены в следующей таблице.

hdlset_param('my_DUT/my_MATLABFcnBlk', 'InstantiateFunctions', 'on')

InstantiateStages

Для Cascade можно использовать параметр InstantiateStages для генерации VHDL- entity или Verilog module для каждого этапа расчетов. HDL Coder генерирует код для каждого entity или module в отдельном файле.

LoopOptimization

LoopOptimization позволяет вам транслировать или разворачивать циклы в коде, сгенерированном из блока MATLAB Function. Потоковая передача циклов оптимизирует площадь; цикл оптимизирует скорость.

hdlset_param('my_mlfn', 'LoopOptimization', 'Streaming')

LUTRegisterResetType

Используйте LUTRegisterResetType параметры блоков для управления синтезом LUT в структуру ROM на FPGA.

Можно задать LUTRegisterResetType для следующих блоков:

Блок NCO HDL Optimized игнорирует этот параметр.

MapPersistentVarsToRAM

С MapPersistentVarsToRAM параметр реализации, можно использовать основанные на ОЗУ отображения для стойких массивов блока MATLAB Function вместо отображения в регистры.

hdlset_param('sfir_fixed', 'RAMMappingThreshold', 128);

MapToRAM

Используйте MapToRAM для сопоставления интерполяционных таблиц (LUT) с ОЗУ.

когда Simulate RAM Delay включено., MapToRAM свойство отключено для блоков Cosine HDL Optimized и Sine HDL Optimized.

OutputPipeline

OutputPipeline позволяет задать реализацию с выходной конвейеризацией для выбранных блоков. В значение параметров указывается количество выхода этапов трубопровода (глубина трубопровода) в сгенерированном коде.

Следующий код задает глубину выходного конвейера из двух этапов для каждого блока Sum в модели:

sblocks = find_system(gcb, 'BlockType', 'Sum');
for ii=1:length(sblocks),hdlset_param(sblocks{ii},'OutputPipeline', 2), end;

При генерации кода для регистров конвейера HDL Coder добавляет постфиксную строку к именам входных или выходных регистров конвейера. Строка постфикса по умолчанию _pipe. Чтобы настроить строку постфикса, используйте опцию Pipeline postfix в диалоговом окне Параметров конфигурации, на вкладке HDL Code Generation > Global Settings > General. Также можно использовать PipelinePostfix свойство с makehdl. Для получения примера смотрите Pipeline postfix.

Смотрите также Distributed Pipeline Insertion для блоков MATLAB function.

RAMDirective

RAMDirective позволяет вам указать, хотите ли вы сопоставить блоки оперативной памяти в модели Simulink с распределенными ОЗУ, блоками оперативной памяти или памятью UltraRAM. Когда вы выбираете значение для этой настройки, HDL Coder генерирует ramstyle атрибут в HDL-коде. Этот атрибут задает тип модуля оперативной памяти, который вы хотите использовать инструментом синтеза при выводе блоков оперативной памяти в вашем проекте.

 attribute ram_style: string;
 attribute ram_style of ram : signal is "distributed";

(* ram_style = "distributed" *)

 attribute ram_style: string;
 attribute ram_style of ram : signal is "block";

(* ram_style = "block" *)

 attribute ram_style: string;
 attribute ram_style of ram : signal is "ultra";

(* ram_style = "ultra" *)

hdlset_param('my_dut/Single Port RAM', 'RAMDirective', 'ultra');

ResetType

Используйте ResetType параметры блоков для подавления генерации логики сброса.

Можно задать ResetType для следующих блоков:

hdlset_param(path_to_block,'ResetType','none')

hdlset_param('mySubsys/UnitDelay1','ResetType','none');

SerialPartition

Используйте этот параметр в блоках Min/Max, чтобы задать разделы для последовательной каскадной архитектуры. В настройке по умолчанию используется минимальное количество разделов.

Это свойство также используется для архитектур последовательных фильтров. Для того, как сконфигурировать фильтрующие блоки, смотрите SerialPartition.

SharingFactor

Использование SharingFactor чтобы задать количество функционально эквивалентных ресурсов для сопоставления с одним общим ресурсом. Значение по умолчанию 0. См. Раздел «Совместное использование ресурсов».

SoftReset

Используйте SoftReset параметры блоков, чтобы указать, генерировать ли аппаратную логику синхронного сброса или локальную логику сброса, которая соответствует поведению симуляции Simulink. Это свойство доступно для блока Unit Delay Resettable или Unit Delay Enabled Resettable блока.

Когда SoftReset установлено на 'off'следующий код генерируется для блока Unit Delay Resettable:

always @(posedge clk or posedge reset)
  begin : Unit_Delay_Resettable_process
    if (reset == 1'b1) begin
      Unit_Delay_Resettable_zero_delay <= 1'b1;
      Unit_Delay_Resettable_switch_delay <= 2'b00;
    end
    else begin
      if (enb) begin
        Unit_Delay_Resettable_zero_delay <= 1'b0;
        if (UDR_reset == 1'b1) begin
          Unit_Delay_Resettable_switch_delay <= 2'b00;
        end
        else begin
          Unit_Delay_Resettable_switch_delay <= In1;
        end
      end
    end
  end

assign Unit_Delay_Resettable_1 = 
            (UDR_reset || 
             Unit_Delay_Resettable_zero_delay ? 1'b1 : 1'b0);
assign out0 = (Unit_Delay_Resettable_1 == 1'b1 ? 2'b00 :
            Unit_Delay_Resettable_switch_delay);

Когда SoftReset установлено на 'on'следующий код генерируется для блока Unit Delay Resettable:

always @(posedge clk or posedge reset)
  begin : Unit_Delay_Resettable_process
    if (reset == 1'b1) begin
      Unit_Delay_Resettable_reg <= 2'b00;
    end
    else begin
      if (enb) begin
        if (UDR_reset != 1'b0) begin
          Unit_Delay_Resettable_reg <= 2'b00;
        end
        else begin
          Unit_Delay_Resettable_reg <= In1;
        end
      end
    end
  end

assign out0 = Unit_Delay_Resettable_reg;

StreamingFactor

Количество параллельных путей данных, или векторов, для преобразования в последовательные, скалярные пути данных путем временного мультиплексирования последовательных путей данных и совместного использования аппаратных ресурсов. Значение по умолчанию 0, которое реализует полностью параллельные пути данных. См. также Потоковая передача.

UsePipelines

Можно использовать этот режим с Product блоками в Divide и Reciprocal режимах. Это свойство становится доступным, когда вы устанавливаете архитектуру для блоков равной ShiftAdd. Эта архитектура использует невосстановляющий алгоритм деления, который выполняет несколько операций сдвига и добавления, чтобы вычислить частное. The ShiftAdd архитектура обеспечивает улучшенную точность по сравнению с методом приближения Ньютона-Рафсона.

Когда вы используете ShiftAdd архитектура, можно использовать UsePipelines параметр реализации, чтобы определить, использовать ли конвейерную или непроводящую реализацию невосстановляющего деления.

hdlset_param('my_dut/divide', 'UsePipelines', 'off');

UseRAM

The UseRAM параметр реализации включает использование основанного на ОЗУ отображения для блока вместо отображения в сдвиг регистр.

Этот параметр реализации доступен для блока Delay в дискретной библиотеке Simulink и для блока Delay (DSP System Toolbox) в библиотеке DSP System Toolbox Signal Operations.

VariablesToPipeline

Параметр VariablesToPipeline позволяет вставлять регистр трубопровода на выходе одних или нескольких переменного MATLAB. Задайте список переменных в качестве вектора символов с пространствами, разделяющими переменные.

См. также Выражения Pipeline MATLAB.