Пакет: dlhdl
Сконфигурируйте пользовательский процессор глубокого обучения
Используйте dlhdl.ProcessorConfig
класс, чтобы сконфигурировать пользовательский процессор, который затем передается в dlhdl.buildProcessor
класс, чтобы сгенерировать пользовательский процессор глубокого обучения.
The dlhdl.ProcessorConfig
класс создает пользовательский объект строения процессора, который можно использовать для определения параметров процессора. Параметры процессора затем используются dlhdl.buildProcessor
класс, чтобы создать и сгенерировать код для пользовательского процессора глубокого обучения.
dlhdl.ProcessorConfig(Name,Value)
создает пользовательский объект строения процессора с дополнительными опциями, заданными одним или несколькими аргументами имя-значение.
ProcessorConfig
ОбъектСоздайте пользовательское строение процессора. Сохраните ProcessorConfig
объект к hPC
.
hPC = dlhdl.ProcessorConfig
Результатом является:
hPC = Processing Module "conv" ConvThreadNumber: 16 InputMemorySize: [227 227 3] OutputMemorySize: [227 227 3] FeatureSizeLimit: 2048 KernelDataType: 'single' Processing Module "fc" FCThreadNumber: 4 InputMemorySize: 25088 OutputMemorySize: 4096 KernelDataType: 'single' Processing Module "adder" InputMemorySize: 40 OutputMemorySize: 40 KernelDataType: 'single' System Level Properties TargetPlatform: 'Xilinx Zynq UltraScale+ MPSoC ZCU102 Evaluation Kit' TargetFrequency: 200 SynthesisTool: 'Xilinx Vivado' ReferenceDesign: 'AXI-Stream DDR Memory Access : 3-AXIM' SynthesisToolChipFamily: 'Zynq UltraScale+' SynthesisToolDeviceName: 'xczu9eg-ffvb1156-2-e' SynthesisToolPackageName: '' SynthesisToolSpeedValue: ''
ProcessorConfig
ОбъектИзмените TargetPlatform
, SynthesisTool
, и TargetFrequency
свойства hPC
.
hPC.TargetPlatform = 'Xilinx Zynq ZC706 evaluation kit'; >> hPC.SynthesisTool = 'Xilinx Vivado'; >> hPC.TargetFrequency = 180; hPC
Результатом является:
hPC = Processing Module "conv" ConvThreadNumber: 16 InputMemorySize: [227 227 3] OutputMemorySize: [227 227 3] FeatureSizeLimit: 2048 KernelDataType: 'single' Processing Module "fc" FCThreadNumber: 4 InputMemorySize: 25088 OutputMemorySize: 4096 KernelDataType: 'single' Processing Module "adder" InputMemorySize: 40 OutputMemorySize: 40 KernelDataType: 'single' System Level Properties TargetPlatform: 'Xilinx Zynq ZC706 evaluation kit' TargetFrequency: 180 SynthesisTool: 'Xilinx Vivado' ReferenceDesign: 'AXI-Stream DDR Memory Access : 3-AXIM' SynthesisToolChipFamily: 'Zynq UltraScale+' SynthesisToolDeviceName: 'xczu9eg-ffvb1156-2-e' SynthesisToolPackageName: '' SynthesisToolSpeedValue: ''
ProcessorConfig
объект для zcu102_single
bitstreamИзвлечение ProcessorConfig
объект для zcu102_single
bitstream и сохраните объект в hPC
.
hPC = dlhdl.ProcessorConfig('Bitstream','zcu102_single')
Результатом является:
hPC = Processing Module "conv" ConvThreadNumber: 16 InputMemorySize: [227 227 3] OutputMemorySize: [227 227 3] FeatureSizeLimit: 2048 KernelDataType: 'single' Processing Module "fc" FCThreadNumber: 4 InputMemorySize: 25088 OutputMemorySize: 4096 KernelDataType: 'single' Processing Module "adder" InputMemorySize: 40 OutputMemorySize: 40 KernelDataType: 'single' System Level Properties TargetPlatform: 'Xilinx Zynq UltraScale+ MPSoC ZCU102 Evaluation Kit' TargetFrequency: 220 SynthesisTool: 'Xilinx Vivado' ReferenceDesign: 'AXI-Stream DDR Memory Access : 3-AXIM' SynthesisToolChipFamily: 'Zynq UltraScale+' SynthesisToolDeviceName: 'xczu9eg-ffvb1156-2-e' SynthesisToolPackageName: '' SynthesisToolSpeedValue: ''