Exponenta Banner
exponenta event banner

setModuleProperty

Класс: dlhdl. ProcessorConfig
Пакет: dlhdl

Используйте setModuleProperty метод установки свойств модулей в dlhdl.ProcessorConfig объект

развернуть все на странице

Синтаксис

setModuleProperty(ModuleName,Name,Value)

Описание

setModuleProperty(ModuleName,Name,Value)метод устанавливает свойства модуля, упомянутого в ModuleName при помощи значений, заданных как Name,Value пар.

Примеры

расширить все

  1. Создайте пример объекта при помощи dlhdl.ProcessorConfig Класс, а затем используйте setModuleProperty метод, чтобы задать значение для convThreadNumber.

    hPC = dlhdl.ProcessorConfig;
hPC.setModuleProperty('conv','ConvThreadNumber',25)
hPC

  2. Когда вы выполняете код, результат:

    hPC = 

                    Processing Module "conv"
                            ConvThreadNumber: 25
                             InputMemorySize: [227  227    3]
                            OutputMemorySize: [227  227    3]
                            FeatureSizeLimit: 2048
                              KernelDataType: 'single'

                      Processing Module "fc"
                              FCThreadNumber: 4
                             InputMemorySize: 25088
                            OutputMemorySize: 4096
                              KernelDataType: 'single'

                   Processing Module "adder"
                             InputMemorySize: 40
                            OutputMemorySize: 40
                              KernelDataType: 'single'

                     System Level Properties
                              TargetPlatform: 'Xilinx Zynq UltraScale+ MPSoC ZCU102 Evaluation Kit'
                             TargetFrequency: 200
                               SynthesisTool: 'Xilinx Vivado'
                             ReferenceDesign: 'AXI-Stream DDR Memory Access : 3-AXIM'
                     SynthesisToolChipFamily: 'Zynq UltraScale+'
                     SynthesisToolDeviceName: 'xczu9eg-ffvb1156-2-e'
                    SynthesisToolPackageName: ''
                     SynthesisToolSpeedValue: ''

  1. Создайте пример объекта при помощи dlhdl.ProcessorConfig Класс, а затем используйте setModuleProperty метод, чтобы задать значение для InputMemorySize.

    hPC = dlhdl.ProcessorConfig;
hPC.setModuleProperty('fc','InputMemorySize',25060)
hPC

  2. Когда вы выполняете код, результат:

    hPC = 

                    Processing Module "conv"
                            ConvThreadNumber: 16
                             InputMemorySize: [227  227    3]
                            OutputMemorySize: [227  227    3]
                            FeatureSizeLimit: 2048
                              KernelDataType: 'single'

                      Processing Module "fc"
                              FCThreadNumber: 4
                             InputMemorySize: 25060
                            OutputMemorySize: 4096
                              KernelDataType: 'single'

                   Processing Module "adder"
                             InputMemorySize: 40
                            OutputMemorySize: 40
                              KernelDataType: 'single'

                     System Level Properties
                              TargetPlatform: 'Xilinx Zynq UltraScale+ MPSoC ZCU102 Evaluation Kit'
                             TargetFrequency: 200
                               SynthesisTool: 'Xilinx Vivado'
                             ReferenceDesign: 'AXI-Stream DDR Memory Access : 3-AXIM'
                     SynthesisToolChipFamily: 'Zynq UltraScale+'
                     SynthesisToolDeviceName: 'xczu9eg-ffvb1156-2-e'
                    SynthesisToolPackageName: ''
                     SynthesisToolSpeedValue: ''

  1. Создайте пример объекта при помощи dlhdl.ProcessorConfig Класс, а затем используйте setModuleProperty метод, чтобы задать значение для InputMemorySize.

    hPC = dlhdl.ProcessorConfig;
hPC.setModuleProperty('adder','InputMemorySize',80)
hPC

  2. Когда вы выполняете код, результат:

    hPC = 

                    Processing Module "conv"
                            ConvThreadNumber: 16
                             InputMemorySize: [227  227    3]
                            OutputMemorySize: [227  227    3]
                            FeatureSizeLimit: 2048
                              KernelDataType: 'single'

                      Processing Module "fc"
                              FCThreadNumber: 4
                             InputMemorySize: 25088
                            OutputMemorySize: 4096
                              KernelDataType: 'single'

                   Processing Module "adder"
                             InputMemorySize: 80
                            OutputMemorySize: 40
                              KernelDataType: 'single'

                     System Level Properties
                              TargetPlatform: 'Xilinx Zynq UltraScale+ MPSoC ZCU102 Evaluation Kit'
                             TargetFrequency: 200
                               SynthesisTool: 'Xilinx Vivado'
                             ReferenceDesign: 'AXI-Stream DDR Memory Access : 3-AXIM'
                     SynthesisToolChipFamily: 'Zynq UltraScale+'
                     SynthesisToolDeviceName: 'xczu9eg-ffvb1156-2-e'
                    SynthesisToolPackageName: ''
                     SynthesisToolSpeedValue: ''

Входные параметры

расширить все

The dlhdl.ProcessorConfig имя модуля объекта, заданное как вектор символов.

Аргументы в виде пар имя-значение

Задайте необязательные разделенные разделенными запятой парами Name,Value аргументы. Name - имя аргумента и Value - соответствующее значение. Name должны находиться внутри кавычек. Можно задать несколько аргументов в виде пар имен и значений в любом порядке Name1,Value1,...,NameN,ValueN.

Пример:
conv параметры модуля

расширить все

Этот параметр является количеством параллельных потоков ядра свертки 3 на 3, которые являются частью conv модуль в dlhdl.ProcessorConfig объект.

Пример: 'ConvThreadNumber', 64

Этот параметр является матрицей 3D, представляющей размер входного изображения, ограниченный conv модуль Размер BRAM в dlhdl.ProcessorConfig объект.

Пример: 'InputMemorySize', [227 227 3]

Этот параметр является матрицей 3D, представляющей размер выходного изображения, ограниченный conv модуль Размер BRAM в dlhdl.ProcessorConfig объект.

Пример: 'OutputMemorySize', [227 227 3]

Этот параметр является положительным целым числом, представляющим максимальный входи выходной функции как часть conv модуль в dlhdl.ProcessorConfig объект.

Пример: 'FeatureSizeLimit', 512

Этот параметр является вектором символов, которая представляет тип данных ядра модуля.

Пример: 'KernelDataType', 'int8'

fc параметры модуля

расширить все

Этот параметр является количеством параллельных MAC-потоков fc, которые являются частью fc модуль в dlhdl.ProcessorConfig объект.

Пример: 'FCThreadNumber', 16

Этот параметр является беззнаковым целым числом, представляющим размер BRAM кэша, ограниченный fc модуль Размер BRAM в dlhdl.ProcessorConfig объект.

Пример: 'InputMemorySize', 9216

Этот параметр является беззнаковым целым числом, представляющим размер BRAM кэша, ограниченный fc модуль Размер BRAM в dlhdl.ProcessorConfig объект.

Пример: 'OutputMemorySize', 4096

Этот параметр является вектором символов, которая представляет тип данных ядра модуля.

Пример: 'KernelDataType', 'int8'

adder свойства модуля

расширить все

Этот параметр является беззнаковым целым числом, представляющим размер BRAM кэша, ограниченный adder модуль Размер BRAM в dlhdl.ProcessorConfig объект.

Пример: 'InputMemorySize', 40

Этот параметр является беззнаковым целым числом, представляющим размер BRAM кэша, ограниченный adder модуль Размер BRAM в dlhdl.ProcessorConfig объект.

Пример: 'OutputMemorySize', 40

Этот параметр является вектором символов, которая представляет тип данных ядра модуля.

Пример: 'KernelDataType', 'int8'

См. также

| |

Темы

Введенный в R2020b

Deep Learning HDL Toolbox документация

Поддержка