Карта регистров процессора глубокого обучения
Во время генерации пользовательского процессора создаются AXI4 ведомых регистра, чтобы включить MATLAB® или другие ведущие устройства для управления и программирования IP-ядра процессора глубокого обучения (DL).
IP-ядро процессора DL генерируется с помощью рабочего процесса генерации ядра HDL Coder™ IP. Сгенерированное IP-ядро содержит стандартный набор регистров. Для получения дополнительной информации смотрите Пользовательскую генерацию ядра IP (HDL Coder).
Полный список смещений регистров см. в Register Address Mapping таблица в сгенерированном отчете по IP-ядру процессора глубокого обучения (DL).
Изображение содержит все регистры AXI4, созданные во время генерации ядра IP.
