Чтобы сгенерировать пользовательский битовый поток для развертывания нейронной сети для глубокого обучения на целевом устройстве, используйте dlhdl.ProcessorConfig
объект.
Создайте dlhdl.ProcessorConfig
объект.
hPC = dlhdl.ProcessorConfig;
Настройте путь инструмента к Design Tool. Для примера настройки путь к Vivado® design tool, введите:
hdlsetuptoolpath('ToolName', 'Xilinx Vivado', 'ToolPath', 'C:\Xilinx\Vivado\2019.2\bin\vivado.bat');
Сгенерируйте пользовательский битовый поток.
dlhdl.buildProcessor(hPC);
После завершения генерации битового потока можно найти файл битового потока в cwd\dlhdl_prj\vivado_ip_prj\vivado_prj.runs\impl_1
, где cwd
- ваша текущая рабочая директория. Имя файла битового потока system_top_wrapper.bit
. Связанная system_top_wrapper.mat
файл расположен на верхнем уровне cwd
.
Как использовать сгенерированный битовый поток для поддерживаемого Xilinx® платы, вы должны скопировать system_top_wrapper.bit
и system_top_wrapper.mat
файлы в ту же папку.
Как использовать сгенерированный битовый поток для поддерживаемой Intel® платы, вы должны скопировать system_core.rbf
, system.mat
, system_periph.rbf
, и system.sof
файлы в ту же папку.
Разверните пользовательский битовый поток и нейронную сеть для глубокого обучения на целевом устройстве.
hTarget = dlhdl.Target('Xilinx'); snet = alexnet; hW = dlhdl.Workflow('Network',snet,'Bitstream','system_top_wrapper.bit','Target',hTarget); % If your custom bitstream files are in a different folder, use: % hW = dlhdl.Workflow('Network',snet,'Bitstream',... % 'C:\yourfolder\system_top_wrapper.bit','Target',hTarget); hW.compile; hW.deploy;
Использование ресурсов Bitstream (Deep Learning HDL Toolbox пакета поддержки для устройств Intel FPGA и SoC)
Использование ресурсов Bitstream (Deep Learning HDL Toolbox пакет поддержки для устройств Xilinx FPGA и SoC)
dlhdl.buildProcessor
| dlhdl.ProcessorConfig
| dlhdl.Workflow