.
HDL Coder™ предоставляет дополнительные опции строения, которые влияют на реализацию HDL и синтезированную логику.
HDL-код для блока Sample and Hold генерируется как Triggered Subsystem. Аналогичные ограничения применяются к обоим блокам. См. Использование триггируемых подсистем для генерации HDL-кода (HDL Coder).
Лучшие практикиПри использовании блока Sample and Hold в моделях, нацеленных на генерацию HDL-кода, примите к сведению следующее:
Для результатов синтеза, чтобы соответствовать Simulink® результаты управляйте портом триггера с зарегистрированной логикой (с синхронным синхроимпульсом) на FPGA.
Это хорошая практика, чтобы поставить модулю задержку на сигнал выхода. Это препятствует вставке генератором кода дополнительных регистров обхода в HDL-код.
Использование триггируемых подсистем, таких как блок Sample and Hold, может повлиять на результаты синтеза следующими способами:
В некоторых случаях скорость системных часов может снизиться на небольшой процент.
Сгенерированный код использует больше ресурсов, масштабируясь с количеством триггируемой подсистемы образцов.
ОграниченияБлок Sample and Hold должен отвечать следующим условиям:
DUT (т.е. подсистема верхнего уровня, для которой генерируется код) не должен быть блоком Sample и Hold.
Триггерный сигнал должен быть скаляром.
Тип данных триггерного сигнала должен быть либо boolean или ufix1.
Выход блока Sample and Hold должен иметь начальное значение 0.
Входной, выходной и триггерный сигнал блока Sample and Hold должен запускаться с той же скоростью. Если один из входа или триггерных сигналов является выходом блока Signal Builder, смотрите Использование блока Signal Builder (HDL Coder) для соответствия скоростям.
). Блок затем удерживает выход на полученном входном значении, пока не произойдет следующее инициирующее событие.
