Sample and Hold
Выборка и удержание входного сигнала
- Библиотека:
Системный тулбокс DSP/сигнальные операции
DSP System Toolbox Поддержка HDL/Сигнальные операции
Описание
Блок Sample and Hold получает вход в сигнальном порту всякий раз, когда он получает событие триггера в триггерном порту (отмечен
). Блок затем удерживает выход на полученном входном значении, пока не произойдет следующее инициирующее событие.
Порты
Вход
In - Сигнальный порт
скаляр | вектор | матрица
Порт сигнала может принимать данные в виде скаляра, вектора или матрицы.
Зависимости
Этот порт называется In<Lo>, когда вы выбираете параметр Latch (buffer) input.
Типы данных: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point
Trigger - Порт триггера
скаляр
Триггерный вход должен быть скаляром на основе дискретизации с частотой дискретизации, равной входной скорости кадра в сигнальном порту. Вы задаете событие триггера, используя параметр Trigger type.
Типы данных: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point
Выход
Port_1 - Выборка и удержание значения
скаляр | вектор | матрица
Дискретизируйте и удерживайте выход, возвращенный как скаляр, вектор или матрица. Блок получает вход в сигнальном порте каждый раз, когда он получает событие триггера в триггерном порте. Блок затем содержит полученные данные до тех пор, пока не произойдет следующее событие запуска.
Типы данных: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point
Параметры
Trigger type - Тип триггера
Rising edge (по умолчанию) | Falling edge | Either edge
Тип события, которое запускает блок, чтобы получить входной сигнал:
Rising edge- Вход триггера повышается с отрицательного значения или нуля до положительного значения.Falling edge- Вход триггера падает с положительного значения или нуля до отрицательного значения.Either edge- Вход триггера либо поднимается с отрицательного значения, либо с нуля до положительного значения, либо падает с положительного значения или с нуля до отрицательного значения.
Initial condition - Блокируйте вывод перед первым событием триггера
0 (по умолчанию) | скалярный вектор | | матрица
Задайте выход блока перед первым событием триггера с помощью параметра Initial condition. Когда полученный вход является M -by - N матрицей, Initial condition может быть M -by - N матрицей или скаляром, повторенным через все элементы матрицы. Когда вход является вектором с длиной M неориентированностью, Initial condition может быть вектором с M строкой или столбцом или скаляром, который будет повторяться между всеми элементами вектора.
Latch (buffer) input - Вход буфера защелки
off (по умолчанию) | on
Если установлен флажок Latch (buffer) input, блок выводит значение входа с предыдущего временного шага до наступления следующего триггерного события. Чтобы использовать этот блок в цикле, установите этот флажок.
Примеры моделей
Характеристики блоков
Типы данных |
|
Прямое сквозное соединение |
|
Многомерные сигналы |
|
Сигналы переменного размера |
|
Обнаружение пересечения нулем |
|
Расширенные возможности
Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®
.Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.
HDL Coder™ предоставляет дополнительные опции строения, которые влияют на реализацию HDL и синтезированную логику.
HDL-код для блока Sample and Hold генерируется как Triggered Subsystem. Аналогичные ограничения применяются к обоим блокам. См. Использование триггируемых подсистем для генерации HDL-кода (HDL Coder).
Описание свойств HDL- блока смотрите в HDL- Блока Properties: General (HDL Coder).
При использовании блока Sample and Hold в моделях, нацеленных на генерацию HDL-кода, примите к сведению следующее:
Для результатов синтеза, чтобы соответствовать Simulink® результаты управляйте портом триггера с зарегистрированной логикой (с синхронным синхроимпульсом) на FPGA.
Это хорошая практика, чтобы поставить модулю задержку на сигнал выхода. Это препятствует вставке генератором кода дополнительных регистров обхода в HDL-код.
Использование триггируемых подсистем, таких как блок Sample and Hold, может повлиять на результаты синтеза следующими способами:
В некоторых случаях скорость системных часов может снизиться на небольшой процент.
Сгенерированный код использует больше ресурсов, масштабируясь с количеством триггируемой подсистемы образцов.
Блок Sample and Hold должен отвечать следующим условиям:
DUT (т.е. подсистема верхнего уровня, для которой генерируется код) не должен быть блоком Sample и Hold.
Триггерный сигнал должен быть скаляром.
Тип данных триггерного сигнала должен быть либо
booleanилиufix1.Выход блока Sample and Hold должен иметь начальное значение 0.
Входной, выходной и триггерный сигнал блока Sample and Hold должен запускаться с той же скоростью. Если один из входа или триггерных сигналов является выходом блока Signal Builder, смотрите Использование блока Signal Builder (HDL Coder) для соответствия скоростям.