Single Port RAM System

Блок RAM с одним портом на основе hdl. Системный объект ОЗУ с возможностью предоставления начального значения

Библиотека:
HDL-кодер/HDL-оперативная память

Описание

Блоки являются MATLAB System блоками, которые используют hdl.RAM Системные object™. Можно задать тип ОЗУ следующим Dual port, Simple dual port, или Single port. С точки зрения поведения симуляции Single Port RAM System блок ведет себя аналогично Single Port RAM.

При помощи реализации MATLAB System блока можно:

Задайте начальное значение для ОЗУ. В диалоговом окне «Параметры блоков» введите значение для Specify the RAM initial value.
Получите более быстрые результаты симуляции, когда вы используете эти блоки в Simulink^® модель.
Создавайте параллельные банки оперативной памяти, когда вы используете векторные данные, используя hdl.RAM Функциональность системного объекта.
Получите более высокую эффективность и поддержку больших памятей данных.

Ограничения

Блок не поддерживает boolean входы. Приведение любого boolean типы в ufix1 для входа в блок.
Когда вы создаете битовый поток FPGA для ОЗУ, глобальная логика сброса не сбрасывает содержимое ОЗУ. Чтобы сбросить ОЗУ, убедитесь, что вы реализуете логику сброса.
Адрес ОЗУ может быть любым fixed-point (fi) или integer, должен быть беззнаковым и должен быть между 2 и 31 биты длиной.

Порты

Вход

расширить все

`din` - Запись входных данных
`Scalar` (по умолчанию) | `Vector`

Данные, которые вы записываете в расположение оперативной памяти при wrEn является true. Это значение может быть double, single, integer, или fixed-point (fi) объект, и может быть реальным или комплексным.

`addr` - Запись или чтение адреса
`Scalar` (по умолчанию) | `Vector`

Адрес, в который вы записываете данные при wrEn является true. ОЗУ считывает значение в месте памяти addr когда wrEn является ложным. Это значение может быть либо fixed-point (fi) или integer, должен быть беззнаковым и должен быть между 2 и 31 биты длиной.

Зависимости

Чтобы включить этот порт, установите параметр Specify the type of RAM равным Single port.

Типы данных: uint8 | uint16 | fixed point

`wr_en` - Включить запись
`Scalar` (по умолчанию) | `Vector`

Когда wrEn true, оперативная память записывает данные в указанное вами место памяти. Если вы устанавливаете Specify the type of RAM равной Single portОЗУ считывает значение в местоположении памяти addr когда wrEn является ложным.

Типы данных: Boolean

Выход

расширить все

`dout` - Выходные данные
`Scalar` (по умолчанию) | `Vector`

Выход данных, которые ОЗУ считывает из места памяти addr когда wrEn является ложным.

Зависимости

Чтобы включить этот порт, установите параметр Specify the type of RAM равным Single port.

Параметры

расширить все

`Specify the type of RAM` - Тип ОЗУ
`Dual port` (по умолчанию) | `Simple dual port` | `Single port`

Тип ОЗУ, заданный как:

Single port - Создайте один порт ОЗУ с разрешениями Write data, Address и Write as inputs и Read data as the output.
Simple dual port - Создайте простую двухпортовую ОЗУ с данными записи, адресом записи, включением записи и адресом чтения в качестве входов и данных с адреса чтения в качестве выходов.
Dual port - Создайте двухпортовую ОЗУ с данными записи, адресом записи, разрешением записи и адресом чтения в качестве входов и данных из адреса чтения и адреса записи в качестве выходов.

Генератор кода динамически конфигурирует входные и выходные порты блока на основе заданного типа оперативной памяти.

`Specify the output data for a write operation` - Запись выходного поведения
`New data` (по умолчанию) | `Old data`

Поведение для выхода Write, заданное как:

'New data' - Отправлять новые данные по адресу на выход.
Old data' - Отправлять старые данные по адресу на выход.

`Specify the RAM initial value` - Начальный выход симуляции ОЗУ
`'0.0'` (по умолчанию) | `Scalar` | `Vector`

Начальный выход симуляции системного объекта, заданный как:

Скалярное значение.
Вектор с взаимно-однозначным отображением между начальным значением и словами ОЗУ.

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

HDL Coder™ предоставляет дополнительные опции строения, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Блок имеет MATLABSystem архитектура, которая указывает, что реализация блока использует hdl.RAM Системный объект.

Свойства блоков

Общая информация
ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках вашего проекта. Распределённая конвейеризация не перераспределяет эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации см. раздел ОграниченныйВыводТрубопровод.
InputPipeline	Количество входных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации см. InputPipeline.
OutputPipeline	Количество выходных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите OutputPipeline.
RAMDirective	Укажите, сопоставлять ли блоки ОЗУ в вашем проекте с распределенными ОЗУ, блоками ОЗУ или памятью UltraRAM на целевой FPGA. Для отображения UltraRAM необходимо задать Specify the RAM initial value `0`. См. также RAMDirective.

Комплексные данные

Этот блок поддерживает генерацию кода для сложных сигналов.

Документация

Single Port RAM System

Описание

Ограничения

Порты

Вход

`din` - Запись входных данных
`Scalar` (по умолчанию) | `Vector`

`addr` - Запись или чтение адреса
`Scalar` (по умолчанию) | `Vector`

Зависимости

`wr_en` - Включить запись
`Scalar` (по умолчанию) | `Vector`

Выход

`dout` - Выходные данные
`Scalar` (по умолчанию) | `Vector`

Зависимости

Параметры

`Specify the type of RAM` - Тип ОЗУ
`Dual port` (по умолчанию) | `Simple dual port` | `Single port`

`Specify the output data for a write operation` - Запись выходного поведения
`New data` (по умолчанию) | `Old data`

`Specify the RAM initial value` - Начальный выход симуляции ОЗУ
`'0.0'` (по умолчанию) | `Scalar` | `Vector`

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

См. также

Объекты

Блоки

Темы

HDL Coder документация

Поддержка

Документация

Single Port RAM System

Описание

Ограничения

Порты

Вход

din - Запись входных данных Scalar (по умолчанию) | Vector

addr - Запись или чтение адреса Scalar (по умолчанию) | Vector

Зависимости

wr_en - Включить запись Scalar (по умолчанию) | Vector

Выход

dout - Выходные данные Scalar (по умолчанию) | Vector

Зависимости

Параметры

Specify the type of RAM - Тип ОЗУ Dual port (по умолчанию) | Simple dual port | Single port

Specify the output data for a write operation - Запись выходного поведения New data (по умолчанию) | Old data

Specify the RAM initial value - Начальный выход симуляции ОЗУ '0.0' (по умолчанию) | Scalar | Vector

Расширенные возможности

Генерация кода C/C + + Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

См. также

Объекты

Блоки

Темы

HDL Coder документация

Поддержка

`din` - Запись входных данных
`Scalar` (по умолчанию) | `Vector`

`addr` - Запись или чтение адреса
`Scalar` (по умолчанию) | `Vector`

`wr_en` - Включить запись
`Scalar` (по умолчанию) | `Vector`

`dout` - Выходные данные
`Scalar` (по умолчанию) | `Vector`

`Specify the type of RAM` - Тип ОЗУ
`Dual port` (по умолчанию) | `Simple dual port` | `Single port`

`Specify the output data for a write operation` - Запись выходного поведения
`New data` (по умолчанию) | `Old data`

`Specify the RAM initial value` - Начальный выход симуляции ОЗУ
`'0.0'` (по умолчанию) | `Scalar` | `Vector`

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.