Эта страница описывает параметры конфигурации, которые находятся в Clock settings разделе панели HDL Code Generation > Global Settings диалогового окна Параметры конфигурации. Используйте эти параметры, чтобы задать имя синхроимпульса, количество входов синхроимпульса, активное ребро синхроимпульса и постфикс для процесса синхроимпульса и контроллера синхронизации.
Укажите имя входного порта синхроимпульса в сгенерированном HDL-коде.
По умолчанию:
clk
Введите имя синхросигнала в сгенерированный HDL-код как вектор символов.
Для сгенерированной сущности my_filter, если вы задаете 'filter_clock' как имя синхросигнала, объявление сущности показано на этом фрагменте кода:
ENTITY my_filter IS
PORT( filter_clock : IN std_logic;
clk_enable : IN std_logic;
reset : IN std_logic;
my_filter_in : IN std_logic_vector (15 DOWNTO 0); -- sfix16_En15
my_filter_out : OUT std_logic_vector (15 DOWNTO 0); -- sfix16_En15
);
END my_filter;
Если вы задаете VHDL® или Verilog® зарезервированное слово, генератор кода добавляет зарезервированное слово postfix string для формирования допустимого идентификатора VHDL или Verilog. Для примера, если вы задаете зарезервированное слово signal, получившаяся строка имени будет signal_rsvd.
Свойство:
ClockInputPort |
| Тип: Вектор символов |
| Значение: Допустимый идентификатор на целевом языке |
По умолчанию:
'clk' |
Чтобы задать это свойство, используйте hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте hdlget_param.
Например, вы можете задать это свойство при генерации HDL-кода для symmetric_fir подсистема внутри sfir_fixed моделировать с использованием любого из этих методов.
Использовать hdlset_param чтобы задать параметр на модели. Затем сгенерируйте HDL-код, используя makehdl.
hdlset_param('sfir_fixed','ClockInputPort','system_clk') makehdl('sfir_fixed/symmetric_fir')
Передайте свойство как аргумент в makehdl функция.
makehdl('sfir_fixed/symmetric_fir','ClockInputPort','system_clk')
Задайте генерацию входов с одним или несколькими синхроимпульсами.
По умолчанию:
Single
SingleГенерирует один вход синхроимпульса для DUT. Если DUT является многочастотным, входной синхроимпульс является главной частотой синхроимпульса, и контроллер синхронизации синтезируется, чтобы сгенерировать дополнительные синхроимпульсы по мере необходимости. Рекомендуется, чтобы вы использовали один синхросигнал в своём проекте.
MultipleГенерирует уникальные часы для каждого Simulink® скорость в DUT. Количество сгенерированных контроллеров синхронизации зависит от содержимого DUT. Коэффициент oversample должен быть 1 (по умолчанию), чтобы задать несколько часов.
Свойство:
ClockInputs |
| Тип: Вектор символов |
Значение:
'Single''Multiple'
|
По умолчанию:
'Single' |
Чтобы задать это свойство, используйте hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте hdlget_param.
Например, вы можете задать это свойство при генерации HDL-кода для symmetric_fir подсистема внутри sfir_fixed моделировать с использованием любого из этих методов.
Использовать hdlset_param чтобы задать параметр на модели. Затем сгенерируйте HDL-код, используя makehdl.
hdlset_param('sfir_fixed','ClockInputs','Multiple') makehdl('sfir_fixed/symmetric_fir')
Передайте свойство как аргумент в makehdl функция.
makehdl('sfir_fixed/symmetric_fir','ClockInputs','Multiple')
Задайте активное ребро синхроимпульса, который запускает Verilog always блоки или VHDL- process блокируется в сгенерированном HDL-коде.
По умолчанию: Rising.
Переднее ребро, или переход 0 к 1, является активным ребром синхроимпульса.
Падающее ребро, или переход 1 к 0, является активным ребром синхроимпульса.
Свойство:
ClockEdge |
| Тип: Вектор символов |
Значение:
'Rising''Falling'
|
По умолчанию:
'Rising' |
Чтобы задать это свойство, используйте hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте hdlget_param.
Например, вы можете задать это свойство при генерации HDL-кода для symmetric_fir подсистема внутри sfir_fixed моделировать с использованием любого из этих методов.
Использовать hdlset_param чтобы задать параметр на модели. Затем сгенерируйте HDL-код, используя makehdl.
hdlset_param('sfir_fixed','ClockEdge','Falling') makehdl('sfir_fixed/symmetric_fir')
Передайте свойство как аргумент в makehdl функция.
makehdl('sfir_fixed/symmetric_fir','ClockEdge','Falling')
Задайте постфикс как вектор символов. Генератор кода добавляет этот постфикс к именам процессов HDL-синхроимпульса.
По умолчанию:
_process
HDL Coder™ использует process блоки для регистровых операций. Метка для каждого из этих блоков определяется из имени регистра и постфикса _process. Для примера генератор кода выводит метку delay_pipeline_process в следующем блочном объявлении от имени регистра delay_pipeline и постфикс по умолчанию _process.
delay_pipeline_process : PROCESS (clk, reset) BEGIN . . .
Свойство:
ClockProcessPostfix |
| Тип: Вектор символов |
По умолчанию:
'_process' |
Чтобы задать это свойство, используйте hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте hdlget_param.
Например, вы можете задать это свойство при генерации HDL-кода для symmetric_fir подсистема внутри sfir_fixed моделировать с использованием любого из этих методов.
Использовать hdlset_param чтобы задать параметр на модели. Затем сгенерируйте HDL-код, используя makehdl.
hdlset_param('sfir_fixed','ClockProcessPostfix','delay_postfix') makehdl('sfir_fixed/symmetric_fir')
Передайте свойство как аргумент в makehdl функция.
makehdl('sfir_fixed/symmetric_fir','ClockProcessPostfix','delay_postfix')
Задайте постфикс как вектор символов. Генератор кода добавляет этот суффикс к имени DUT, чтобы сформировать имя контроллера синхронизации.
По умолчанию:
'_tc'
Файл контроллера синхронизации генерируется, если в проекте используется несколько скоростей, например:
Когда код генерируется для многоскоростной модели.
Когда оптимизация площади или скорости, или блочная архитектура, представляет локальное мультирейт.
Имя контроллера синхронизации определяется именем DUT. Для примера, если имя вашего DUT my_test, по умолчанию HDL Coder добавляет постфикс _tc для формирования имени контроллера синхронизации, my_test_tc.
Свойство:
TimingControllerPostfix |
| Тип: Вектор символов |
По умолчанию:
'_tc' |
Чтобы задать это свойство, используйте hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте hdlget_param.