Сгенерируйте код HDL RTL из модели, подсистемы или модель-ссылку
makehdl( генерирует HDL-код из указанной модели DUT, подсистемы или модель-ссылку.dut)
Примечание
Выполнение этой команды может активировать настройку Open at simulation start для блоков, таких как блок Scope, и, следовательно, активировать блок.
makehdl( генерирует HDL-код из указанной модели DUT, подсистемы или модель-ссылку с опциями, заданными одним или несколькими аргументы пары "имя-значение".dut,Name,Value)
В этом примере показано, как сгенерировать VHDL для симметричной модели конечной импульсной характеристики.
Откройте sfir_fixed модель.
sfir_fixed
Сгенерируйте HDL-код для текущей модели с опциями генерации кода, установленными на значения по умолчанию.
makehdl('sfir_fixed/symmetric_fir','TargetDirectory','C:\GenVHDL\hdlsrc')
### Generating HDL for 'sfir_fixed/symmetric_fir'. ### Starting HDL check. ### Begin VHDL Code Generation for 'sfir_fixed'. ### Working on sfir_fixed/symmetric_fir as C:\GenVHDL\hdlsrc\sfir_fixed\symmetric_fir.vhd. ### Creating HDL Code Generation Check Report file://C:\GenVHDL\hdlsrc\sfir_fixed\symmetric_fir_report.html ### HDL check for 'sfir_fixed' complete with 0 errors, 0 warnings, and 0 messages. ### HDL code generation complete.
Сгенерированный VHDL код сохранен в hdlsrc папка.
Сгенерируйте Verilog ® для подсистемы symmetric_fir в пределах sfir_fixed модели.
Откройте sfir_fixed модель.
sfir_fixed;
Модель откроется в новом окне Simulink ®.
Сгенерируйте Verilog для symmetric_fir подсистема.
makehdl('sfir_fixed/symmetric_fir', 'TargetLanguage', 'Verilog', ... 'TargetDirectory', 'C:/Generate_Verilog/hdlsrc')
### Generating HDL for 'sfir_fixed/symmetric_fir'. ### Starting HDL check. ### Begin Verilog Code Generation for 'sfir_fixed'. ### Working on sfir_fixed/symmetric_fir as C:\Generate_Verilog\hdlsrc\sfir_fixed\symmetric_fir.v. ### Creating HDL Code Generation Check Report file://C:\Generate_Verilog\hdlsrc\sfir_fixed\symmetric_fir_report.html ### HDL check for 'sfir_fixed' complete with 0 errors, 0 warnings, and 0 messages. ### HDL code generation complete.
Сгенерированный код Verilog для symmetric_fir подсистема сохранена в hdlsrc\sfir_fixed\symmetric_fir.v.
Закройте модель.
bdclose('sfir_fixed');
Проверьте, что подсистема symmetric_fir совместим с генерацией HDL-кода, затем генерирует HDL.
Откройте sfir_fixed модель.
sfir_fixed
Модель откроется в новом окне Simulink ®.
Используйте checkhdl функция, чтобы проверить, symmetric_fir ли подсистема совместима с генерацией HDL-кода.
hdlset_param('sfir_fixed','TargetDirectory','C:/HDL_Checks/hdlsrc'); checkhdl('sfir_fixed/symmetric_fir')
### Starting HDL check. ### Creating HDL Code Generation Check Report file://C:\HDL_Checks\hdlsrc\sfir_fixed\symmetric_fir_report.html ### HDL check for 'sfir_fixed' complete with 0 errors, 0 warnings, and 0 messages.
checkhdl успешно завершена, что означает, что модель совместима с генерацией HDL-кода. Чтобы сгенерировать код, используйте makehdl
makehdl('sfir_fixed/symmetric_fir')
### Generating HDL for 'sfir_fixed/symmetric_fir'.
### Using the config set for model <a href="matlab:configset.showParameterGroup('sfir_fixed', { 'HDL Code Generation' } )">sfir_fixed</a> for HDL code generation parameters.
### Starting HDL check.
### Begin VHDL Code Generation for 'sfir_fixed'.
### Working on sfir_fixed/symmetric_fir as C:\HDL_Checks\hdlsrc\sfir_fixed\symmetric_fir.vhd.
### Creating HDL Code Generation Check Report file://C:\HDL_Checks\hdlsrc\sfir_fixed\symmetric_fir_report.html
### HDL check for 'sfir_fixed' complete with 0 errors, 0 warnings, and 0 messages.
### HDL code generation complete.
Сгенерированный код VHDL ® для symmetric_fir подсистема сохранена в hdlsrc\sfir_fixed\symmetric_fir.vhd.
Закройте модель.
bdclose('sfir_fixed');
dut - имя модели DUT или подсистемыЗадается как имя подсистемы, имя модели верхнего уровня или имя модели-ссылки с полным иерархическим путем.
Пример: 'top_level_name'
Пример: 'top_level_name/subsysA/subsysB/codegen_subsys_name'
Задайте необязательные разделенные разделенными запятой парами Name,Value аргументы. Name - имя аргумента и Value - соответствующее значение. Name должны находиться внутри кавычек. Можно задать несколько аргументов в виде пар имен и значений в любом порядке Name1,Value1,...,NameN,ValueN.
'TargetLanguage','Verilog''HDLSubsystem' - Подсистема DUTУкажите Подсистему в вашей модели, для генерации HDL-кода. Для получения дополнительной информации смотрите Сгенерировать HDL для.
'TargetLanguage' - Целевой язык'VHDL' (по умолчанию) | 'Verilog'Укажите, нужно ли генерировать код VHDL или Verilog. Для получения дополнительной информации см. раздел Язык.
'TargetDirectory' - Выходная директория'hdlsrc' (по умолчанию) | вектор символовУкажите путь для записи сгенерированных файлов и HDL-кода. Для получения дополнительной информации см. раздел Папка.
'SynthesisTool' - Инструмент синтеза'' (по умолчанию) | 'Altera Quartus II' | 'Xilinx ISE' | 'Xilinx Vivado' | 'Intel Quartus Pro'Укажите инструмент синтеза для нацеливания сгенерированного HDL-кода в качестве вектора символов. Для получения дополнительной информации смотрите Synthesis Tool.
'SynthesisToolChipFamily' - Семейство микросхем инструментов синтеза'' (по умолчанию) | вектор символовУкажите семейство микросхем инструмента синтеза для целевого устройства в качестве вектора символов. Для получения дополнительной информации см. раздел Семейство.
'SynthesisToolDeviceName' - имя устройства инструмента синтеза'' (по умолчанию) | вектор символовУкажите имя устройства инструмента синтеза для целевого устройства как вектор символов. Дополнительные сведения см. в разделе Устройство.
'SynthesisToolPackageName' - имя пакета инструментов синтеза'' (по умолчанию) | вектор символовУкажите имя пакета инструментов синтеза для целевого устройства как вектор символов. Для получения дополнительной информации см. раздел «Пакет».
'SynthesisToolSpeedValue' - Значение скорости инструмента синтеза'' (по умолчанию) | вектор символовЗадайте значение скорости инструмента синтеза для целевого устройства как вектор символов. Для получения дополнительной информации см. раздел Скорость.
'TargetFrequency' - Целевая частота в МГц'' (по умолчанию) | вектор символовЗадайте целевую частоту в МГц в качестве вектора символов. Для получения дополнительной информации см. «Целевой параметр».
'BalanceDelays' - Балансировка задержки'on' (по умолчанию) | 'off'Задайте, разрешать ли балансировку задержки на модели. Для получения дополнительной информации см. раздел Задержки сальдо.
'RAMMappingThreshold' - Минимальный размер ОЗУ для отображения в ОЗУ вместо регистровУкажите в битах минимальный размер ОЗУ, необходимый для отображения в ОЗУ вместо регистров. Для получения дополнительной информации смотрите порог отображения ОЗУ (биты).
'MapPipelineDelaysToRAM' - Сопоставить регистры конвейера в сгенерированном HDL коде с ОЗУ'off' (по умолчанию) | 'on'Укажите, сопоставлять ли регистры конвейера в сгенерированном HDL-коде для блокировки ОЗУ на FPGA. Для получения дополнительной информации смотрите Map pipeline delays to RAM.
'TransformNonZeroInitValDelay' - Преобразуйте задержки с ненулевым начальным значением'on' (по умолчанию) | 'off'Задайте, преобразовывать ли блоки Delay которые имеют ненулевое начальное значение, в Delay блоки, которые имеют нулевое начальное значение. Для получения дополнительной информации смотрите Преобразование не нуля задержку начального значения.
'MultiplierPartitioningThreshold' - Умножители разделов на основе порога'Inf' (по умолчанию) | положительное целое числоУмножители разделов в проекте на основе порогового значения. Порог должно быть положительным целым значением, N. Для получения дополнительной информации см. Раздел «порог разбиения на множители».
'MulticyclePathInfo' - Генерация файла с ограничениями на многоядерный путь'off' (по умолчанию) | 'on'Сгенерируйте текстовый файл ограничений многожильного пути. Для получения дополнительной информации смотрите Информацию о пути регистрации.
'MulticyclePathConstraints' - Создание файлов с ограничениями на многоколесный путь на основе генерации'off' (по умолчанию) | 'on'Сгенерируйте файл ограничений многожильного пути на основе включения. Дополнительные сведения см. в разделе Включение зависимостей на основе.
'DistributedPipeliningPriority' - Задайте приоритет для алгоритма распределённой конвейеризации'NumericalIntegrity' (по умолчанию) | 'Performance'Укажите, следует ли расставлять приоритеты оптимизации распределённой конвейеризации для вычислительной целостности или эффективности. Для получения дополнительной информации см. Раздел «Приоритет распределённой конвейеризации».
'HierarchicalDistPipelining' - Иерархическое распределённая конвейеризация'off' (по умолчанию) | 'on'Примените иерархическую оптимизацию распределённой конвейеризации к модели, чтобы переместить задержки между иерархиями. Для получения дополнительной информации смотрите Иерархическое распределённую конвейеризацию.
'PreserveDesignDelays' - Предотвращение перемещения задержек проекта распределённой конвейеризации'off' (по умолчанию) | 'on'Распределите проекты в модели. Для получения дополнительной информации смотрите Сохранить задержки проекта.
'ClockRatePipelining' - Вставьте регистры конвейера на тактовой частоте вместо скорости передачи данных для многоцикловых путей'on' (по умолчанию) | 'off'Вставьте регистры конвейера с тактовой частотой или скоростью передачи данных. Для получения дополнительной информации см. Раздел «конвейеризация с тактовой частотой».
'ClockRatePipelineOutputPorts' - конвейеризация тактовых сигналов для портов DUT'on' (по умолчанию) | 'off'Включите конвейеризацию тактовой частоты для портов DUT. Для получения дополнительной информации смотрите Разрешить конвейеризацию по тактовой частоте выходных портов DUT.
'AdaptivePipelining' - Вставить адаптивные трубопроводы'off' (по умолчанию) | 'on'Вставьте адаптивные регистры трубопроводов в проект. Для получения дополнительной информации см. раздел Адаптивная конвейеризация.
'ShareAdders' - Делитесь сумматорами в проекте'off' (по умолчанию) | 'on'Используйте оптимизацию совместного использования ресурсов для совместного использования добавок в проекте. Для получения дополнительной информации см. раздел «Совместное использование аддеров».
'AdderSharingMinimumBitwidth' - Минимальная битовая ширина общего сумматора для совместного использования ресурсов0 (по умолчанию) | положительное целое числоМинимальная битовая ширина общего сумматора для оптимизации совместного использования ресурсов, заданная как положительное целое число. Для получения дополнительной информации смотрите Adder sharing minimum bitwidth.
'ShareMultipliers' - Совместное использование множителей в проекте'on' (по умолчанию) | 'on'Используйте оптимизацию совместного использования ресурсов для совместного использования множителей в проекте. Для получения дополнительной информации см. раздел «Совместное использование множителей».
'MultiplierSharingMinimumBitwidth' - Минимальная битовая ширина общего множителя для совместного использования ресурсов0 (по умолчанию) | положительное целое числоМинимальная битовая ширина общего множителя для оптимизации совместного использования ресурсов, заданная как положительное целое число. Для получения дополнительной информации см. Раздел «Умножитель, разделяющий минимальную битовую ширину».
'MultiplierPromotionThreshold' - Минимальная длина слова продвижения0 (по умолчанию) | положительное целое числоМинимальная длина слова, на которую генератор кода способствует умножению для совместного использования с другими умножителями. Для получения дополнительной информации смотрите Порог продвижения мультипликатора.
'ShareMultiplyAdds' - Совместное использование блоков Multiply-Add в проекте'on' (по умолчанию) | 'on'Используйте оптимизацию совместного использования ресурсов для совместного использования блоков Multiply-Add в проекте. Для получения дополнительной информации см. раздел «Совместное использование множителей».
'MultiplyAddSharingMinimumBitwidth' - Минимальная битовая ширина общего блока Multiply-Add для совместного использования ресурсов0 (по умолчанию) | положительное целое числоМинимальная битовая ширина блока общего Multiply-Add для оптимизации совместного использования ресурсов, заданная как положительное целое число. Для получения дополнительной информации смотрите Multiply-Add block sharing minimum bitwidth.
'ShareAtomicSubsystems' - Совместное использование атомарных подсистем в проекте'on' (по умолчанию) | 'on'Используйте оптимизацию совместного использования ресурсов для совместного использования блоков Atomic Subsystem в проекте. Для получения дополнительной информации см. Раздел «Совместное использование подсистем».
'ShareMATLABBlocks' - Совместное использование функциональных блоков MATLAB в проекте'on' (по умолчанию) | 'on'Используйте оптимизацию совместного использования ресурсов для совместного использования блоков MATLAB Function в проекте. Для получения дополнительной информации см. раздел «Совместное использование функциональных блоков MATLAB».
'ShareFloatingPointIPs' - Совместное использование IP-адресов с плавающей точкой в проекте'on' (по умолчанию) | 'on'Используйте оптимизацию совместного использования ресурсов для совместного использования IP-адресов с плавающей точкой в проекте. Для получения дополнительной информации см. раздел «Совместное использование IP-адресов с плавающей точкой».
'FloatingPointTargetConfiguration' - Целевое строение с плавающей точкой'' (по умолчанию) | вектор символовДля получения дополнительной информации см. раздел «Библиотека IP с плавающей точкой».
'Traceability' - Сгенерируйте отчет со ссылками отображения между HDL и моделью'off' (по умолчанию) | 'on'Сгенерируйте отчет о трассируемости, который имеет гиперссылки для перехода от кода к модели и от модели к коду. Для получения дополнительной информации смотрите Сгенерировать отчет о трассируемости.
'TraceabilityStyle' - Стиль трассируемости на уровне линии или на основе комментариев'LineLevel' (по умолчанию) | 'CommentBased'Сгенерируйте отчет о трассируемости, который имеет гиперссылки из каждой линии или в комментарий, указывающий блок кода для перехода от кода к модели и от модели к коду. Для получения дополнительной информации см. раздел «Стиль трассируемости».
'ResourceReport' - генерация отчетов об использовании ресурсов'off' (по умолчанию) | 'on'Сгенерируйте отчет об использовании ресурсов, в котором отображается количество оборудования ресурсов, используемых сгенерированным HDL-кодом. Для получения дополнительной информации см. Раздел «Создание отчета об использовании ресурсов».
'OptimizationReport' - Генерация отчетов по оптимизации'off' (по умолчанию) | 'on'Сгенерируйте отчет оптимизации, который отображает эффект оптимизации, такой как потоковая передача, совместное использование и распределённая конвейеризация. Для получения дополнительной информации смотрите Сгенерировать отчет оптимизации.
'HDLGenerateWebview' - Включить модель веб-представление'on' (по умолчанию) | 'off'Сгенерируйте веб-представление модели в отчете Генерации кода, чтобы легко перемещаться между кодом и моделью. Для получения дополнительной информации смотрите Сгенерировать веб-представление модели.
'ResetType' - Тип сброса'async' (по умолчанию) | 'sync'Укажите, использовать ли синхронный или асинхронный сброс в сгенерированном HDL-коде. Для получения дополнительной информации см. раздел Сброс типа.
'ResetAssertedLevel' - Установленный (активный) уровень сброса'active-high' (по умолчанию) | 'active-low'Задайте, использовать ли активный-высокий или активно-низкий заданный уровень для входного сигнала сброса. Для получения дополнительной информации см. раздел Сброс заданного уровня.
'ClockInputPort' - Имя входного порта синхроимпорта'clk' (по умолчанию) | вектор символовЗадайте имя входного порта синхроимпульса как вектор символов. Для получения дополнительной информации см. Раздел «Входной порт синхроимпульса»
'ClockEnableInputPort' - Имя входного порта включения синхроимпульса'clk_enable' (по умолчанию) | вектор символовЗадайте имя входного порта включения синхроимпульса как вектор символов. Для получения дополнительной информации см. раздел «Включение синхроимпульса входа портом».
'ResetInputPort' - Сбросьте имя входного порта'reset' (по умолчанию) | вектор символовСбросьте имя входного порта, заданное как вектор символов.
Для получения дополнительной информации смотрите Сброс входного порта.
'ClockEdge' - Активное ребро синхроимпульса'Rising' (по умолчанию) | 'Falling'Укажите активное ребро синхроимпульса для сгенерированного HDL-кода. Для получения дополнительной информации смотрите Часы ребра
'ClockInputs' - Один или несколько входов синхроимпульса'Single' (по умолчанию) | 'Multiple'Задайте, генерировать ли входные входы одного или нескольких синхроимпульсов в HDL-коде. Для получения дополнительной информации см. Раздел «входы синхроимпульса»
'Oversampling' - Коэффициент избыточной дискретизации для глобального синхроимпульса1 (по умолчанию) | целое число, больше или равное 0Частота часов глобальной избыточной дискретизации, заданная как целое число, кратное базовой скорости модели. Для получения дополнительной информации см. раздел Коэффициент избыточной дискретизации.
'UserComment' - Комментарий заголовка файлаУкажите строки с комментариями в заголовке сгенерированных файлов HDL и испытательный стенд. Для получения дополнительной информации см. раздел Комментарий в заголовке.
'VerilogFileExtension' - Верилог® расширение файла'.v' (по умолчанию) | вектор символовУкажите расширение имени файла для сгенерированных файлов Verilog. Для получения дополнительной информации см. Раздел с расширением файла Verilog.
'VHDLFileExtension' - VHDL® расширение файла'.vhd' (по умолчанию) | вектор символовУкажите расширение имени файла для сгенерированных файлов VHDL. Для получения дополнительной информации см. Раздел с расширением файла VHDL.
'EntityConflictPostfix' - Postfix для повторяющихся имен сущностей VHDL или модулей Verilog'_block' (по умолчанию) | вектор символовЗадайте постфикс как вектор символов, который разрешает повторяющиеся имена сущностей или модулей. Для получения дополнительной информации см. раздел «Постфикс конфликта сущностей».
'PackagePostfix' - Postfix для имени файла пакета'_pkg' (по умолчанию) | вектор символовУкажите постфикс для имени файла пакета в виде вектора символов. Для получения дополнительной информации см. раздел Постфикс пакета.
'ReservedWordPostfix' - Postfix для имен, конфликтующих с VHDL или Verilog зарезервированными словами'_rsvd' (по умолчанию) | вектор символовДля получения дополнительной информации смотрите Зарезервированное слово postfix.
'SplitEntityArch' - Разделение сущности и архитектуры VHDL на отдельные файлы'off' (по умолчанию) | 'on'Для получения дополнительной информации см. Раздел «Разделение сущности и архитектуры».
'SplitEntityFilePostfix' - Имена файлов сущностей Postfix для VHDL'_entity' (по умолчанию) | вектор символовДля получения дополнительной информации см. раздел Разделение файла сущности постфикс.
'SplitArchFilePostfix' - Имена файлов архитектуры Postfix для VHDL'_arch' (по умолчанию) | вектор символовДля получения дополнительной информации см. Раздел «Разделение арочного файла» постфикс.
'VHDLArchitectureName' - имя архитектуры VHDL'rtl' (по умолчанию) | вектор символовДля получения дополнительной информации см. имя архитектуры VHDL.
'ClockProcessPostfix' - Постфикс для имен процессов синхроимпульса'_process' (по умолчанию) | вектор символовЗадайте постфикс для синхронизированных имен процессов как вектор символов. Для получения дополнительной информации смотрите раздел постфикс процесса с синхронизацией в Настройках синхроимпульса и Параметрах постфикса контроллера синхронизации.
'ComplexImagPostfix' - Постфикс для мнимой части комплексного сигнала'_im' (по умолчанию) | вектор символовДля получения дополнительной информации смотрите Complex imaginary part postfix в Параметрах Complex Signals Postfix.
'ComplexRealPostfix' - Постфикс для мнимой части имен комплексных сигналов'_re' (по умолчанию) | вектор символовДля получения дополнительной информации смотрите Complex real part postfix в Параметрах Complex Signals Postfix.
'EnablePrefix' - Префикс для внутренних сигналов включения'enb' (по умолчанию) | вектор символовПрефикс включения внутреннего синхроимпульса и управления сигналами включения потока, заданный как вектор символов. Для получения дополнительной информации смотрите Настройки и параметры включения синхроимпульса.
'ModulePrefix' - Префикс для модулей или имен сущностей'' (по умолчанию) | вектор символовУкажите префикс для каждого модуля или имени сущности в сгенерированном HDL-коде. HDL Coder™ также применяет этот префикс к именам сгенерированных файлов скриптов
Для получения дополнительной информации смотрите ModulePrefix в Language-Specific Identifiers и Postfix Parameters.
'TimingControllerPostfix' - Постфикс для имени контроллера синхронизации'_tc' (по умолчанию) | вектор символовДля получения дополнительной информации смотрите Timing controller postfix в Настройках синхроимпульса и Параметрах постфикса контроллера синхронизации.
'PipelinePostfix' - Постфикс для имен входов и выходного трубопроводов'_pipe' (по умолчанию) | вектор символовДля получения дополнительной информации см. раздел Постфикс трубопровода.
'VHDLLibraryName' - имя библиотеки VHDL'work' (по умолчанию) | вектор символовДля получения дополнительной информации см. имя библиотеки VHDL.
'UseSingleLibrary' - Сгенерируйте код VHDL для моделей-ссылок в одну библиотеку'off' (по умолчанию) | 'on'Для получения дополнительной информации смотрите Сгенерировать код VHDL для моделей-ссылок в одну библиотеку.
'BlockGenerateLabel' - постфикс метки блока для VHDL- GENERATE'_gen' (по умолчанию) | вектор символовДля получения дополнительной информации смотрите Блочная генерация метки.
'OutputGenerateLabel' - постфикс метки назначения выхода для VHDL- GENERATE'outputgen' (по умолчанию) | вектор символовДля получения дополнительной информации смотрите Выход сгенерировать метку.
'InstanceGenerateLabel' - постфикс метки раздела образца для VHDL- GENERATE'_gen' (по умолчанию) | вектор символовДля получения дополнительной информации смотрите Образец сгенерировать метку.
'InstancePostfix' - Постфикс для имен образцов компонентов'' (по умолчанию) | вектор символовДополнительные сведения см. в разделе Образце.
'InstancePrefix' - Префикс для имен образцов компонентов'u_' (по умолчанию) | вектор символовДополнительные сведения см. в разделе Префикс Образец.
'VectorPrefix' - Префикс для имен векторов'vector_of_' (по умолчанию) | вектор символовДля получения дополнительной информации см. Вектор префикс.
'HDLMapFilePostfix' - Постфикс для отображения файла'_map.txt' (по умолчанию) | вектор символовДля получения дополнительной информации смотрите Map file postfix.
'InputType' - Тип данных HDL для входных портов'wire' или 'std_logic_vector' (по умолчанию) | 'signed/unsigned'VHDL- входов могут иметь 'std_logic_vector' или 'signed/unsigned' тип данных. Входы Verilog должны быть 'wire'.
Для получения дополнительной информации смотрите Входы и Выходного портов и Синхроимпульса Выхода Типа.
'OutputType' - Тип данных HDL для выходных портов'Same as input data type' (по умолчанию) | 'std_logic_vector' | 'signed/unsigned' | 'wire'Можно 'Same as input data type' выход VHDL, 'std_logic_vector' или 'signed/unsigned'. Выходы Verilog должны быть 'wire'.
Для получения дополнительной информации смотрите Входы и Выходного портов и Синхроимпульса Выхода Типа.
'ClockEnableOutputPort' - Имя выходного порта включения синхроимпульса'ce_out' (по умолчанию) | вектор символовВыход порта включения синхроимпульса, заданное как вектор символов.
Для получения дополнительной информации смотрите выход порт включения синхроимпульса.
'MinimizeClockEnables' - Исключить логику включения синхроимпульса для односкоростных проектов'off' (по умолчанию) | 'on'Для получения дополнительной информации см. «Минимизация разрешений синхроимпульса» и «Сброс параметров сигнала».
'MinimizeGlobalResets' - Исключить логику глобального сброса для односкоростных проектов'off' (по умолчанию) | 'on'Для получения дополнительной информации см. «Минимизация разрешений синхроимпульса» и «Сброс параметров сигнала».
'TriggerAsClock' - Используйте триггерный сигнал как синхроимпульс в триггируемых подсистемах'off' (по умолчанию) | 'on'Для получения дополнительной информации смотрите Использовать триггерный сигнал как часы.
'EnableTestPoints' - Включите генерацию портов HDL DUT для тестовых точек'off' (по умолчанию) | 'on'Для получения дополнительной информации смотрите Включить генерацию портов HDL DUT для тестовых точек.
'ScalarizePorts' - Сплюсните векторные порты в скалярные порты'off' (по умолчанию) | 'on' | 'dutlevel'Для получения дополнительной информации см. Раздел «Скаляризация портов».
'UseAggregatesForConst' - Представление постоянных значений с агрегатами'off' (по умолчанию) | 'on'Для получения дополнительной информации смотрите Представление постоянных значений по агрегатам.
'InlineMATLABBlockCode' - Встроенный HDL-код для блоков MATLAB function'off' (по умолчанию) | 'on'Для получения дополнительной информации см. Inline MATLAB Function block code.
'InitializeBlockRAM' - Формирование начального значения сигналов для блоков ОЗУ'on' (по умолчанию) | 'off'Для получения дополнительной информации смотрите Инициализация всех блоков оперативной памяти.
'RAMArchitecture' - архитектура ОЗУ'WithClockEnable' (по умолчанию) | 'WithoutClockEnable'Для получения дополнительной информации см. Архитектуру ОЗУ.
'NoResetInitializationMode' - Инициализация регистров без сброса'InsideModule' (по умолчанию) | 'None' | 'Script'Для получения дополнительной информации см. «Инициализация регистров без сброса».
'MinimizeIntermediateSignals' - Минимизируйте промежуточные сигналы'off' (по умолчанию) | 'on'Для получения дополнительной информации см. «Минимизация промежуточных сигналов».
'LoopUnrolling' - Разблокирование VHDL- FORGENERATE циклы'off' (по умолчанию) | 'on'Для получения дополнительной информации смотрите Unroll for Generate Loops in VHDL code.
'MaskParameterAsGeneric' - Переиспользуемая генерация кода для подсистем с идентичными параметрами маски'off' (по умолчанию) | 'on'Для получения дополнительной информации смотрите Сгенерировать параметризованный HDL-код из маскированной подсистемы.
'EnumEncodingScheme' - Разблокирование VHDL- FORGENERATE циклы'default' (по умолчанию) | 'onehot' | 'twohot' | 'binary'Для получения дополнительной информации см. «Схема кодирования перечисленных типов».
'UseRisingEdge' - Использование VHDL- rising_edgefalling_edge функция для обнаружения переходов синхроимпульса'off' (по умолчанию) | 'on'Для получения дополнительной информации см. раздел «Use "rising_edge/falling_edge" style for registers в параметрах стиля RTL».
'InlineConfigurations' - Включать строения VHDL'on' (по умолчанию) | 'off'Для получения дополнительной информации см. раздел Inline VHDL- строения.
'SafeZeroConcat' - Синтаксис типа-safe для конкатенированных нулей'on' (по умолчанию) | 'off'Для получения дополнительной информации см. Раздел «Безопасные нули типа конкатенации».
'ObfuscateGeneratedHDLCode' - Obfuscate сгенерированный HDL-код'off' (по умолчанию) | 'on'Укажите, хотите ли вы запутать сгенерированный HDL-код. Для получения дополнительной информации смотрите Сгенерировать запутанный HDL-код.
'OptimizeTimingController' - Оптимизируйте контроллер синхронизации'on' (по умолчанию) | 'off'Для получения дополнительной информации см. Раздел «Оптимизация контроллера синхронизации»
'TimingControllerArch' - Сгенерируйте сброс для контроллера синхронизации'default' (по умолчанию) | 'resettable'Для получения дополнительной информации см. Раздел «архитектура контроллера синхронизации»
'CustomFileHeaderComment' - Пользовательский комментарий заголовка файла'' (по умолчанию) | вектор символовДля получения дополнительной информации см. раздел «Комментарий к заголовку пользовательского файла».
'CustomFileFooterComment' - Пользовательский комментарий нижнего колонтитула файла'' (по умолчанию) | вектор символовДля получения дополнительной информации см. раздел «Комментарий к нижнему колонтитулу пользовательского файла».
'DateComment' - Включить метку времени в заголовок'on' (по умолчанию) | 'off'Для получения дополнительной информации см. раздел Emit time/date stamp in header в параметрах аннотации RTL».
'RequirementComments' - Ссылка из отчетов генерации кода на документы требований'on' (по умолчанию) | 'off'Дополнительные сведения см. в разделе Включение требований в комментарии блоков.
'UseVerilogTimescale' - Сгенерируйте 'timescale директивы компилятора'on' (по умолчанию) | 'off'Для получения дополнительной информации смотрите Использовать директивы шкалы времени Verilog.
'Timescale' - Использовать verilog 'timescale спецификация'timescale 1ns/1ns' (по умолчанию) | character vectorДля получения дополнительной информации смотрите спецификацию шкалы времени Verilog.
'HDLCodingStandard' - Задайте стандарт HDL-кодированияУкажите, должен ли сгенерированный HDL-код соответствовать стандартам отраслевого кодирования. Для получения дополнительной информации смотрите Выбор стандарта кодирования и Параметры опции.
'HDLCodingStandardCustomizations' - Задайте стандартный объект индивидуальной настройки HDL-кодированияhdlcoder.CodingStandard объектОбъект индивидуальной настройки стандартов кодирования для использования со стандартом Industry при генерации HDL-кода. Для получения дополнительной информации смотрите hdlcoder.CodingStandard.
'GeneratedModel' - Выводит сгенерированную модель с HDL-кодом'on' (по умолчанию) | 'off'Для получения дополнительной информации см. Сгенерированная модель.
'GenerateValidationModel' - Выходная модель валидации с сгенерированной моделью'off' (по умолчанию) | 'on'Для получения дополнительной информации см. Модель валидации.
'GeneratedModelNamePrefix' - Префикс для имени сгенерированной модели'gm_' (по умолчанию) | вектор символовДля получения дополнительной информации сгенерированное имя модели см. в разделе Префикс.
'ValidationModelNameSuffix' - Суффикс для сгенерированного имени модели валидации'_vnl' (по умолчанию) | вектор символовДля получения дополнительной информации смотрите Суффикс для имени модели валидации.
'AutoPlace' - Автоматическое размещение блоков в сгенерированной модели'on' (по умолчанию) | 'off'Для получения дополнительной информации см. раздел «Автоматическое размещение блоков».
'AutoRoute' - Автоматическая маршрутизация сигналов в сгенерированной модели'on' (по умолчанию) | 'off'Для получения дополнительной информации смотрите Автоматическая маршрутизация сигналов.
'InterBlkHorzScale' - Межблочное горизонтальное масштабирование1.7 (по умолчанию) | положительное целое числоДля получения дополнительной информации смотрите Межблочное горизонтальное масштабирование.
'InterBlkVertScale' - Межблочное вертикальное масштабирование1.2 (по умолчанию) | положительное целое числоДля получения дополнительной информации смотрите Межблочное вертикальное масштабирование.
'HighlightFeedbackLoops' - Подсветите циклы обратной связи, препятствующие балансировке и оптимизации задержки'on' (по умолчанию) | 'off'Укажите, следует ли подсвечивать циклы обратной связи в проекте. Для получения дополнительной информации смотрите Подсветить циклы обратной связи, препятствующие балансировке и оптимизации задержки.
'HighlightClockRatePipeliningDiagnostic' - Подсветите блоки, ингибирующие конвейеризацию с тактовой частотой'on' (по умолчанию) | 'off'Укажите, следует ли подсвечивать барьеры для оптимизации конвейеризации с тактовой частотой. Для получения дополнительной информации смотрите Блоки подсветки, ингибирующие конвейеризацию с тактовой частотой.
'DistributedPipeliningBarriers' - Подсветите блоки, препятствующие распределённой конвейеризации'on' (по умолчанию) | 'off'Для получения дополнительной информации см. «Подсветка блоков, препятствующих распределённой конвейеризации».
'DetectBlackBoxNameCollision' - Проверяйте на конфликты по совпадению имен в интерфейсах черного ящика'warning' (по умолчанию) | 'none' | 'error'Для получения дополнительной информации смотрите Проверить на конфликты по совпадению имен в интерфейсах черного ящика.
'TreatRealsInGeneratedCodeAs' - Автоматическое размещение блоков в сгенерированной модели'error' (по умолчанию) | 'warning' | 'none'Для получения дополнительной информации смотрите Проверка наличия реалов в сгенерированном HDL-коде.
'CodeGenerationOutput' - Генерация HDL-кода и отображение сгенерированной модели'GenerateHDLCode' (по умолчанию) | 'GenerateHDLCodeAndDisplayGeneratedModel' | 'DisplayGeneratedModelOnly'Укажите, хотите ли вы сгенерировать HDL-код, или только отобразить сгенерированную модель, или сгенерировать HDL-код и отобразить сгенерированную модель. Для получения дополнительной информации смотрите раздел Generate HDL code в Генерация Кода Output Parameter.
'GenerateHDLCode' - Сгенерируйте HDL код'on' (по умолчанию) | 'off'Сгенерируйте HDL-код для модели. Для получения дополнительной информации смотрите раздел Generate HDL code в Генерация Кода Output Parameter.
'EDAScriptGeneration' - Включите или отключите генерацию скриптов для сторонних программ'on' (по умолчанию) | 'off'Для получения дополнительной информации смотрите Сгенерировать скрипты EDA.
'HDLCompileInit' - Текст инициализации скрипта компиляции'vlib %s\n' (по умолчанию) | вектор символовДля получения дополнительной информации см. Раздел «Компиляция инициализации».
'HDLCompileTerm' - Текст завершения скрипта компиляции'' (по умолчанию) | вектор символовДля получения дополнительной информации смотрите Компиляция завершения.
'HDLCompileFilePostfix' - Имя файла скрипта постфикса для компиляции'_compile.do' (по умолчанию) | вектор символовДля получения дополнительной информации смотрите Компиляция файла postfix.
'HDLCompileVerilogCmd' - команда компиляции Verilog'vlog %s %s\n' (по умолчанию) | вектор символовКоманда компиляции Verilog, заданная как вектор символов. The SimulatorFlags пара "имя-значение" задает первый аргумент, а имя модуля задает второй аргумент.
Для получения дополнительной информации см. «Компиляция команды для Verilog».
'HDLCompileVHDLCmd' - команда компиляции VHDL'vcom %s %s\n' (по умолчанию) | вектор символовКоманда компиляции VHDL, заданная как вектор символов. The SimulatorFlags пара "имя-значение" задает первый аргумент, а имя сущности задает второй аргумент.
Для получения дополнительной информации смотрите команду Компиляции для VHDL.
'HDLLintTool' - Инструмент ЛПВП'None' (по умолчанию) | 'AscentLint' | 'Leda' | 'SpyGlass' | 'Custom'Для получения дополнительной информации смотрите Выбрать инструмент HDL-листа.
'HDLLintInit' - Имя инициализации лампы HDLHDL- имени инициализации линта, заданные как вектор символов. Значение по умолчанию определяется из HDLLintTool Пара "имя-значение".
Для получения дополнительной информации см. Раздел «Инициализация Lint».
'HDLLintCmd' - команда HDL-выноскиHDL- команды, заданный как вектор символов. Значение по умолчанию определяется из HDLLintTool Пара "имя-значение".
Для получения дополнительной информации см. раздел « команду Lint».
'HDLLintTerm' - Имя разрыва ЛПВПHDL окончание линта, заданное как вектор символов. Значение по умолчанию определяется из HDLLintTool Пара "имя-значение".
Для получения дополнительной информации см. Раздел «Отключение Линта».
'HDLSynthTool' - Инструмент синтеза'None' (по умолчанию) | 'ISE' | 'Libero' | 'Precision' | 'Quartus' | 'Synplify' | 'Vivado' | 'Custom'Для получения дополнительной информации смотрите Выбрать инструмент синтеза.
'HDLSynthCmd' - команда синтеза HDLКоманда синтеза HDL, заданная как вектор символов. Значение по умолчанию определяется из HDLSynthTool Пара "имя-значение".
Для получения дополнительной информации смотрите команду Синтез.
'HDLSynthFilePostfix' - Postfix для имени файла скрипта синтезаСинтез HDL скрипта имя файла postfix, заданное как вектор символов. Значение по умолчанию определяется из HDLSynthTool Пара "имя-значение".
Для получения дополнительной информации смотрите постфикс файла синтеза.
'HDLSynthInit' - Имя инициализации скрипта синтезаИнициализация для скрипта синтеза HDL, заданная как вектор символов. Значение по умолчанию определяется из HDLSynthTool Пара "имя-значение".
Для получения дополнительной информации см. Раздел «Инициализация синтеза».
'HDLSynthTerm' - Имя завершения скрипта синтезаИмя завершения для скрипта синтеза HDL. Значение по умолчанию определяется из HDLSynthTool Пара "имя-значение".
Для получения дополнительной информации см. «Завершение синтеза».
У вас есть измененная версия этого примера. Вы хотите открыть этот пример с вашими правками?
1. Если смысл перевода понятен, то лучше оставьте как есть и не придирайтесь к словам, синонимам и тому подобному. О вкусах не спорим.
2. Не дополняйте перевод комментариями “от себя”. В исправлении не должно появляться дополнительных смыслов и комментариев, отсутствующих в оригинале. Такие правки не получится интегрировать в алгоритме автоматического перевода.
3. Сохраняйте структуру оригинального текста - например, не разбивайте одно предложение на два.
4. Не имеет смысла однотипное исправление перевода какого-то термина во всех предложениях. Исправляйте только в одном месте. Когда Вашу правку одобрят, это исправление будет алгоритмически распространено и на другие части документации.
5. По иным вопросам, например если надо исправить заблокированное для перевода слово, обратитесь к редакторам через форму технической поддержки.