Эта страница описывает параметры конфигурации, которые находятся на вкладке HDL Code Generation > EDA Tool Scripts > Compilation Script диалогового окна Configuration Parameters.
Укажите постфикс для добавления к имени DUT или испытательного стенда для формирования имени файла скрипта компиляции.
По умолчанию:
_compile.do
Например, если имя тестируемого устройства или испытательного стенда my_design, HDL Coder™ добавляет постфикс _compile.do для формирования имени my_design_compile.do.
Свойство:
HDLCompileFilePostfix |
| Тип: Вектор символов |
По умолчанию:
'_compile.do' |
Чтобы задать это свойство, используйте hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте hdlget_param.
Имя формата передано в fprintf чтобы написать Init раздел скрипта компиляции.
По умолчанию:
vlib %s\n
The Init фаза скрипта выполняет необходимые действия настройки, такие как создание библиотеки проектов или файла проекта.
Неявный аргумент, %s, - содержимое 'VHDLLibraryName' свойство, которое по умолчанию равняется 'work'. Можно переопределить значение по умолчанию Init строка ('vlib work\n' путем изменения значения 'VHDLLibraryName'.
Свойство:
HDLCompileInit |
| Тип: Вектор символов |
По умолчанию:
'vlib %s\n' |
Чтобы задать это свойство, используйте hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте hdlget_param.
Имя формата передано в fprintf чтобы написать Cmd раздел скрипта компиляции для VHDL® файлы.
По умолчанию:
vcom %s %s\n
Фаза команды в относительных файлах (Cmd) скрипта вызывается итеративно, один раз на сгенерированный HDL- файла. При каждом вызове передается другое имя файла.
Два неявных аргумента в команде compile являются содержимым SimulatorFlags свойство и имя файла текущей сущности или модуля. Чтобы опустить флаги, установите SimulatorFlags на '' (значение по умолчанию).
Свойство:
HDLCompileVHDLCmd |
| Тип: Вектор символов |
По умолчанию:
'vcom %s %s\n' |
Чтобы задать это свойство, используйте hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте hdlget_param.
Имя формата передано в fprintf чтобы написать Cmd раздел скрипта компиляции для Verilog® файлы.
По умолчанию:
vlog %s %s\n
Фаза команды в относительных файлах (Cmd) скрипта вызывается итеративно, один раз на сгенерированный HDL- файла. При каждом вызове передается другое имя файла.
Два неявных аргумента в команде compile являются содержимым SimulatorFlags свойство и имя файла текущей сущности или модуля. Чтобы опустить флаги, установите SimulatorFlags свойство к '' (значение по умолчанию).
Свойство:
HDLCompileVerilogCmd |
| Тип: Вектор символов |
По умолчанию:
'vlog %s %s\n' |
Чтобы задать это свойство, используйте hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте hdlget_param.
Имя формата передано в fprintf чтобы записать фрагмент завершения скрипта компиляции.
По умолчанию: пустой символьный вектор
Фаза завершения (Term) - финальная фаза выполнения скрипта. Одним из приложений этой фазы является выполнение симуляции HDL-кода, который был скомпилирован в Cmd фаза. The Term фаза не принимает аргументы.
Свойство:
HDLCompileTerm |
| Тип: Вектор символов |
По умолчанию:
'' |
Чтобы задать это свойство, используйте hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте hdlget_param.
