A отображения от Stateflow® семантика к реализации HDL имеет следующие требования:
Требование 1: проекты Оборудования требуют разделяемости выхода и функций обновления состояния.
Требование 2: HDL является параллельным языком. Чтобы достичь цели симуляции bit-true, выполнение должно быть в порядке.
Для выполнения Требования 1 FSM кодируется в HDL как два параллельных блока, которые выполняются в различных условиях. Один блок оценивает условия перехода, вычисляет выходы и вычисляет переменные следующего состояния. Другой блок обновляет переменные текущего состояния из доступного следующего состояния и выполняет фактические переходы состояния. Этот второй блок активируется только на триггерном ребре синхросигнала или асинхронного сигнала сброса.
Последовательная семантика Stateflow сопоставляется с HDL-последовательными операторами и переменными локального графика в возможности - с VHDL® переменные в области процесса. В VHDL назначение переменной выполняется последовательно. Поэтому операторы в функции Stateflow, которая использует локальные переменные, могут сопоставляться с операторами в VHDL-процессе, который использует соответствующие переменные. Назначения VHDL выполняются в том же порядке, что и назначения в функции Stateflow.
Sequence Viewer (Stateflow) | State Transition Table (Stateflow) | Truth Table (Stateflow)