С помощью мастера создания платы FPGA можно ввести всю необходимую информацию для добавления платы к списку плат FPGA. Этот список применяется как к рабочим процессам FIL, так и к потокам операций под ключ. Перед добавлением платы FPGA проверьте требования к плате FPGA, чтобы убедиться, что она совместима с рабочим процессом, для которого ее необходимо использовать.
Несколько кнопок мастера создания платы FPGA помогают в навигации:
Back: Перейдите на предыдущую страницу, чтобы просмотреть или отредактировать уже введенные данные.
Next: Переходите на следующую страницу, когда все требования текущей страницы будут удовлетворены.
Help: Откройте Doc Center и отобразите эту тему.
Cancel: Выход из мастера создания платы FPGA. Вы можете выйти с сохранением или без сохранения информации из сеанса.
Добавление плат один раз для многих пользователей
Чтобы добавить новые платы глобально, следуйте этим инструкциям. Для доступа к плате, добавленной глобально, все пользователи должны использовать один и тот же MATLAB® монтаж.
Создайте следующую папку:
matlabroot/ toolbox/shared/eda/board/boardfiles
Скопируйте описание платы XML- файла в boardfiles папка.
После копирования XML- файла перезапустите MATLAB. Новая плата появится в списке плат FPGA для рабочих процессов FIL и «под ключ».
Все платы в этой папке отображаются в списке плат FPGA автоматически для пользователей с той же установкой MATLAB. Для повторного добавления этих плат не требуется использовать FPGA Board Manager.
Рабочий процесс добавления платы FPGA содержит следующие шаги:
Board Name: Введите уникальное имя платы.
Device Information:
Vendor: Xilinx или Altera
Family: Семейство зависит от указанного поставщика. Соответствующие настройки см. в файле спецификаций плат.
Device: Используйте файл спецификаций платы, чтобы выбрать правильное устройство.
Для Xilinx® только платы:
Package: Используйте файл спецификаций платы, чтобы выбрать правильный пакет.
Speed: Используйте файл спецификаций платы, чтобы выбрать правильную скорость.
JTAG Chain Position: Значение указывает начальное положение для цепи JTAG. Для получения этой информации см. файл спецификаций плат.
FPGA-in-the-Loop: Чтобы использовать эту плату с FIL, выберите FIL Interface.
Выберите один из следующих PHY Interface type s:
Gigabit Ethernet — GMII
Gigabit Ethernet — RGMII
Gigabit Ethernet — SGMII (SGMII опции появляется, если вы выбираете плату из Stratix® V или семейства устройств Stratix IV)
Ethernet — MII
Altera JTAG (Altera® только платы)
Примечание
Не все интерфейсы доступны для всех плат. Доступность зависит от платы, выбранной в разделе «Основные сведения».
FPGA-in-the-Loop Interface: Чтобы использовать эту плату с FIL, выберите FIL Interface.
Выберите один из следующих PHY Interface type s:
JTAG (via Digilent cable) (только платы Xilinx)
Ethernet — RMII
Примечание
Не все интерфейсы доступны для всех плат. Доступность зависит от платы, выбранной в разделе «Основные сведения».
Для получения дополнительной информации о настройке подключения JTAG для плат Xilinx см. JTAG с Digilent Cable Setup.
Ограничения. Когда вы симулируете свой проект FPGA через Digilent® JTAG кабель, вы не можете использовать любую другую функцию отладки, которая требует доступа к JTAG; для примера, Vivado® Logic Analyzer.
FPGA Turnkey Interface: Если вы хотите использовать с платой с рабочим процессом HDL Coder™ FPGA под ключ, выберите User-defined I/O.
FPGA Input Clock - для обоих рабочих процессов требуются подробные данные о часах. Всю необходимую информацию можно найти в файле спецификаций платы.
Clock Frequency - Должно быть от 5 до 300. Для интерфейса Ethernet предлагаемые тактовые частоты составляют 50, 100, 125 и 200 МГц.
Clock Type — Single_Ended или Differential.
Clock Pin Number (Single_Ended) - Необходимо указать. Пример: N10.
Clock_P Pin Number (дифференциальный) - должен быть задан. Пример: E19.
Clock_N Pin Number (дифференциальный) - должен быть задан. Пример: E18.
Clock IO Standard - программируемый стандарт ввода-вывода для конфигурирования входных, выходных или двунаправленных портов. Для примера, LVDS.
Reset (Optional) - Если необходимо указать сброс, найдите номер контакта и активный уровень в файле спецификаций платы и введите эту информацию.
Reset Pin Number - Оставьте пустым, если у вас его нет.
Active Level — Active-Low или Active-High.
Reset IO Standard - программируемый стандарт ввода-вывода для конфигурирования входных, выходных или двунаправленных портов. Для примера, LVCMOS33.
При выборе соединения Ethernet с платой необходимо задать контакты для сигналов Ethernet на FPGA.
Signal List: Укажите все номера контактов FPGA для заданных сигналов. Эту информацию можно найти в файле спецификаций плат. Для векторных сигналов перечислите все номера контактов в одной линии, разделенные запятыми.
Примечание
Если чип PHY не имеет опционального TX_ER контакта, привязайте ETH_TXER к одному из неиспользуемых контактов на FPGA.
Generate MDIO module to override PHY settings: См. следующий раздел по управлению платой FPGA Данных входной/выходной шине (MDIO), чтобы определить, когда использовать эту функцию. Если вы выбрали эту опцию, введите PHY-адрес.
Примечание
Обеспечьте ввод-вывод FIL только для подключения Ethernet. Задайте по крайней мере один выходной порт для интерфейса ввода-вывода под ключ.
Signal List: Укажите все номера контактов FPGA для заданных сигналов. Эту информацию можно найти в файле спецификаций плат. Для векторных сигналов перечислите все номера контактов в одной линии, разделенные запятыми. Количество чисел контактов должно совпадать с шириной бита соответствующего сигнала.
Add New: Вам предлагается ввести все значения в списке сигналов вручную.
Add Using Template: Мастер предварительно устанавливает новый сигнал для сигналов UART, LED, GPIO или DIP Switch со следующими:
Общее имя сигнала
Описание
Направление
Ширина бита
Значения можно изменить в любом из этих предварительно заполненных полей.
Delete: Удалите выбранный сигнал из списка.
Следующий пример демонстрирует использование функции Add Using Template.
В диалоговом окне ввода-вывода под ключ нажмите Add Using Template.
Теперь можно просмотреть диалоговое окно шаблона.
Перетащите список ввода-вывода и выберите один из следующих опций:
Нажмите OK.
Мастер добавляет указанный сигнал (или сигналы) в список ввода-вывода.
FPGA-in-the-Loop Test
Run FPGA-in-the-Loop test: Выберите, чтобы сгенерировать файл программирования FPGA.
Include FPGA board in the test: (необязательно) Этот выбор программирует FPGA с сгенерированным файлом программирования, обнаруживает подключение Ethernet (если выбран) и выполняет симуляцию FPGA в цикле.
Board IP address: (только подключение к Ethernet) Используйте эту опцию для настройки IP-адреса платы, если он не является IP-адресом по умолчанию (192.168.0.2).
При необходимости смените IP-адрес компьютера на другой подсети с 192.168.0.x при настройке сетевого адаптера. Если IP-адрес платы по умолчанию 192.168.0.2 используется другим устройством, измените IP-адрес платы согласно следующим инструкциям:
Адрес подсети, как правило, первые 3 байта IP-адреса платы, должен совпадать с IP-адресом хоста.
Последний байт IP-адреса платы должен отличаться от IP-адреса хоста.
IP-адрес платы не должен конфликтовать с IP-адресами других компьютеров.
Например, если IP-адрес хоста 192.168.8.2, то можно использовать 192.168.8.3, при наличии.
FPGA Turnkey Test
Run FPGA Turnkey test: Выберите, чтобы сгенерировать файл программирования FPGA с помощью HDL- проекта, содержащего счетчик. У вас должна быть подключенная плата.
Select output LED: Выход счетчика соединяется с выбранным светодиодом. Пропустите этот тест, если у вас нет светодиодного вывода.
После завершения валидации нажмите кнопку Finish. См. раздел «Сохранение файла определения платы».
