Поддерживаемые конструкции Verilog для импорта HDL
Используйте HDL import для импорта синтезируемого HDL-кода в Simulink® окружение моделирования. Для импорта HDL-кода используйте importhdl функция. Убедитесь, что конструкции, используемые в HDL-коде, поддерживаются импортом HDL.
В этих таблицах перечислены поддерживаемые Verilog® конструкции, которые можно использовать при импорте HDL-кода. Если вы используете неподдерживаемую конструкцию, импорт HDL генерирует ошибку при анализе входа HDL- файла. Импорт Verilog HDL может иногда игнорировать наличие определенных конструкций в HDL-коде. Для получения дополнительной информации см. раздел «Комментарии» таблицы.
Определение модулей и экземпляры
| Конструкции Verilog | Поддерживается? | Комментарии |
|---|---|---|
| Декларация библиотеки | Нет | – |
| Декларация строения | Нет | – |
| Объявление модуля | Да | Множественные частоты дискретизации и входные входы нескольких синхроимпульсов не поддерживаются. |
| Список портов параметров модуля | Да | – |
| Объявления портов | Да | Порты INOUT не поддерживаются. |
| Модуль без портов | Нет | – |
| Объявление локального параметра | Да | – |
| Объявление параметра | Да | Можно использовать параметры и константы, которые имеют максимальный размер 64 биты. По умолчанию размер параметра 32 биты. |
| Экземпляр модуля | Да |
|
Типы данных и векторы
| Конструкции Verilog | Поддерживается? | Комментарии |
|---|---|---|
| Объявление нетто (провод, Supply0, Supply1) | Да | – |
| Реальная декларация | Нет | – |
| Объявление строки | Нет | – |
| Векторное объявление | Да | – |
| Поддержка массивов и индексация массивов | Да | – |
| Декларация Reg | Да | – |
| Целочисленное объявление | Да | – |
Идентификаторы и комментарии
| Конструкции Verilog | Поддерживается? | Комментарии |
|---|---|---|
| Лексические лексемы (пробел, оператор, комментарий) | Да | – |
| Идентификаторы (Простой, Спасенный) | Да | – |
| Функции системы ($ signed, $ unsigned) | Да | – |
| Образцы атрибутов | Нет | Импорт HDL игнорирует эти конструкции. |
| Комментарии | Нет | Импорт HDL игнорирует эти конструкции. |
| Числа (десятичный, двоичный, шестнадцатеричный и октальный) | Да | – |
| Директивы компилятора ('define,' undef, 'ifndef,' else if) | Да | – |
Назначения
| Конструкции Verilog | Поддерживается? | Комментарии |
|---|---|---|
| Непрерывное назначение | Да | – |
| Назначение блокировки | Да | -- |
| Назначение без блокировки | Да | – |
Процедурное назначение (Always блок) | Да | – |
Операторы
| Конструкции Verilog | Поддерживается? | Комментарии |
|---|---|---|
| Арифметические операторы (+, -, *, * * ,/, < <, > >) | Да | – |
| Логические операторы (< <, > >,!, &, | |, = =,! =) | Да | – |
| Реляционные операторы (>, <, > =, < =, = =,! =) | Да | – |
| Битовые операторы (~, &, |, ^, ~ ^, ^ ~) | Да | – |
| Унарные операторы (+, -) | Да | Поддерживается для ограниченных типов данных |
| Степени | Да | Поддерживается для ограниченных типов данных |
| Условные операторы (?:) | Да | – |
| Конкатенация | Да | – |
| Выбор бита | Да | – |
| Операторы сокращения (&, ~ &, |, ~ |, ^, ~ ^ или ^ ~) | Да | – |
Для примера, который иллюстрирует, как использовать различные операторы, смотрите Сгенерировать модель Simulink из кода Verilog для различных операторов.
Условные и циклические операторы
| Конструкции Verilog | Поддерживается? | Комментарии |
|---|---|---|
| Оператор if-else | Да | – |
| Условные операторы (?:) | Да | – |
| Цикл for | Да | – |
| Цикл Генерация конструкции | Да | Поддерживает цикл, генерирует такие конструкции, как конструкции for-generate, case-generate и if-generate. |
| Условная конструкция генерации | Нет | – |
| Сгенерируйте область | Нет | – |
| Декларация Генвара | Нет | – |
| Оператор о случае | Да | поддерживаются также операторы казекса и казеса. |
Процедурные блоки и события
| Конструкции Verilog | Поддерживается? | Комментарии |
|---|---|---|
| Объявление задачи | Нет | – |
| Начальная конструкция (моделирование ПЗУ) | Нет | – |
| Последовательные блоки | Да | – |
| Объявления блоков | Да | – |
| Операторы управления событиями | Да | – |
| Вызовы функций | Да | Импорт HDL не поддерживает рекурсивные вызовы функций. |
| Задача enable | Нет | – |
Always конструкция | Да | – |
| Объявление функции | Да | – |
Другие конструкции
| Конструкции Verilog | Поддерживается? | Комментарии |
|---|---|---|
| Экземпляр затвора | Нет | – |
| Specparams | Нет | – |
| Задайте блок | Нет | – |
| Семантическая верификация (неиспользованные порты, правильная инстанция модуля) | Да | – |
| Идентификация пакета синхроимпульсов | Да | Несколько частот дискретизации и несколько синхроимпульсов не поддерживаются. |
| Вывод регистра | Да | – |
| Compare to Constant вывода блоков | Да | – |
| Gain вывода блоков | Да | – |
| Вывод ОЗУ | Да | – |
| Вывод ПЗУ | Нет | – |
| Вывод счетчика | Нет | – |
| Сила привода | Нет | – |