Эта страница описывает параметры, которые находятся на вкладке HDL Code Generation > Global Settings > Ports диалогового окна Параметров конфигурации.
Эта настройка является параметром на вкладке HDL Code Generation > Global Settings > Ports диалогового окна Параметров конфигурации.
По умолчанию: Off
На Для триггируемых подсистем используйте триггерный входной сигнал в качестве синхроимпульса в сгенерированном HDL-коде. Убедитесь, что значение Clock edge в диалоговом окне Параметров конфигурации соответствует Trigger type блока Trigger в триггируемую подсистему.
ПрочьДля триггируемых подсистем не используйте триггерный входной сигнал в качестве синхроимпульса в сгенерированном HDL-коде.
Свойство:
TriggerAsClock |
| Тип: Вектор символов |
Значение:
'on''off' |
По умолчанию:
'off' |
Чтобы задать это свойство, используйте hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте hdlget_param.
Для примера сгенерировать HDL-код, который использует триггерный сигнал в качестве синхроимпульса для триггируемых подсистем в sfir_fixed/symmetric_fir Подсистема DUT, используйте любой из следующих методов:
Передайте свойство как аргумент в makehdl функция.
makehdl ('sfir_fixed/symmetric_sfir','TriggerAsClock','on')
Когда вы используете hdlset_paramможно задать параметр на модели, а затем сгенерировать HDL-код используя makehdl.
hdlset_param('sfir_fixed','TriggerAsClock','on') makehdl('sfir_fixed/symmetric_fir')
Включите эту настройку, чтобы создать выходные порты DUT для сигналов тестовой точки в сгенерированном HDL-коде.
По умолчанию: Off
На Когда вы включаете эту настройку, генератор кода создает выходные порты DUT для сигналов тестовой точки в сгенерированном HDL-коде. Можно наблюдать сигналы тестовой точки и отлаживать свой проект, соединяя блок Scope с выходными портами, соответствующими этим сигналам.
ПрочьКогда вы отключаете эту настройку, генератор кода сохраняет сигналы тестовой точки и не создает выходные порты DUT в сгенерированном HDL-коде.
Примечание
Генератор кода игнорирует эту настройку, когда вы обозначаете тестовые точки для состояний внутри Stateflow® Chart.
Свойство:
EnableTestpoints |
| Тип: Вектор символов |
Значение:
'on''off' |
По умолчанию:
'off' |
Чтобы задать это свойство, используйте hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте hdlget_param.
Для примера, после того, как вы определяете сигналы как тестовые точки для sfir_fixed/symmetric_fir Подсистема DUT, для генерации выходных портов DUT в HDL-коде, используйте любой из следующих методов:
Передайте свойство как аргумент в makehdl функция.
makehdl ('sfir_fixed/symmetric_sfir','EnableTestpoints','on')
Когда вы используете hdlset_paramможно задать параметр на модели, а затем сгенерировать HDL-код используя makehdl.
hdlset_param('sfir_fixed','EnableTestpoints','on')
makehdl('sfir_fixed/symmetric_fir')
Сплюсните векторные порты в структуру скалярных портов в VHDL® код.
По умолчанию: Off
OnПри генерации кода для порта вектора сгенерируйте структуру скалярных портов.
OffПри генерации кода для порта вектора сгенерируйте определение типа и объявление порта для порта вектора.
dutlevelПри генерации кода для порта вектора сгенерируйте структуру скалярных портов для портов вектора, которые находятся только на уровне DUT. Подсистема DUT не должна находиться на верхнем уровне вашей модели.
Эта опция активируется, когда целевой язык (заданный опцией Language ) является VHDL.
Свойство:
ScalarizePorts |
| Тип: Вектор символов |
Значение:
'on''off' | 'dutlevel' |
По умолчанию:
'off' |
Чтобы задать это свойство, используйте hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте hdlget_param.