HDL-код генерируется в VHDL или Verilog. Язык, который вы выбираете для генерации кода, называется целевым языком. По умолчанию конечным языком является VHDL. Если параметр VHDL сохранен, опции диалогового окна Генерация HDL, характерные для Verilog, отключаются и не выбираются.
Если вы требуете или предпочитаете генерировать код Verilog, выберите Verilog для опции Language на панели Target диалогового окна Генерация HDL. Этот параметр заставляет кодер включать опции, характерные для Verilog, и серым цветом и отключать опции, характерные для VHDL.
Альтернатива командной строки: используйте generatehdl функция со TargetLanguage Свойство для установки языка на VHDL или Verilog.