Filter Design HDL Coder™ генерирует синтезируемый, портативный VHDL® и Verilog® код для реализации фильтров с фиксированной точкой, разработанный с помощью MATLAB® на ПЛИС или ASIC. Он автоматически создает VHDL и испытательные стенды Verilog для симуляции, проверку и верификации сгенерированного кода.
Изучение основ Filter Design HDL Coder
Запуск генерации HDL-кода, выбор языка, скрипты генерации HDL-кода
Односкоростной, многократный, каскадный, другие расширенные цифровые фильтры
Использование ресурса, тактовая частота, область чипа, задержка
Имена и местоположения файлов, идентификаторы и комментарии, порты и сбросы, HDL-языковые конструкции
Генерация испытательного стенда HDL и косимуляция с помощью сторонних инструментов EDA
Компиляция, симуляция и генерация скриптов синтеза