Создайте файл определения платы оценки KC705 Xilinx

Обзор

Для цикл можно использовать собственную квалифицированную плату FPGA, даже если она отсутствует в предварительно зарегистрированном списке плат FPGA, поставляемом MathWorks®. С помощью мастера создания платы FPGA можно создать файл определения платы, описывающий пользовательскую плату FPGA.

В этом примере можно следовать рабочему процессу создания файла определения платы для Xilinx® KC705 плату оценки для использования с симуляцией FIL.

Что нужно знать перед началом

  • Проверьте спецификацию платы так, чтобы у вас была готова следующая информация:

    • Интерфейс FPGA к чипу Ethernet PHY

    • Имена и номера контактов синхроимпульса

    • Сброс имен и чисел контактов

    В этом примере вам предоставляется необходимая информация. В целом этот тип информации можно найти в файле спецификаций платы. Этот пример использует плату оценки KC705 для Kintex-7 руководства пользователя FPGA, опубликованного Xilinx.

  • Для валидации необходимо иметь Xilinx или Altera® на вашем пути. Используйте hdlsetuptoolpath (HDL Coder), чтобы сконфигурировать инструмент для использования с MATLAB®.

  • Чтобы проверить программирование платы FPGA после добавления файла ее определения, подключите пользовательскую плату к компьютеру. Однако подключение платы не требуется для создания файла определения платы.

Запуск мастера создания платы FPGA

  1. Запустите FPGA Board Manager путем ввода следующей команды в подсказке MATLAB:

    >>fpgaBoardManager

  2. Нажмите кнопку Create Custom Board, чтобы открыть мастер создания платы FPGA.

Предоставление базовой информации о плате

  1. На панели «Основные сведения» введите следующую информацию:

    • Board Name: Введите «My Xilinx KC705 Board»

    • Vendor: выбора Xilinx

    • Family: выбора Kintex7

    • Device: выбора xc7k325t

    • Package: выбора ffg900

    • Speed: выбора -2

    • JTAG Chain Position: выбора 1

    Только что введенная информация содержится в KC705 Analysis Board для Kintex-7 Руководства пользователя FPGA.

  2. Нажмите Next.

Определение информации об интерфейсах FPGA

  1. На панели «Интерфейсы» выполните следующие задачи.

    1. Выберите FIL Interface. Эта опция необходима для использования платы с FPGA в цикле.

    2. Выберите GMII в поле PHY Interface Type (Тип интерфейса PHY). Эта опция указывает, что встроенная плата FPGA подключена к чипу Ethernet PHY через интерфейс GMII.

    3. Оставьте опцию User-defined I/O в разделе FPGA «Интерфейс под ключ» очищенной. Рабочий процесс FPGA под ключ не является особым вниманием этого примера.

    4. Clock Frequency: Enter 200. Эта плата KC705 Xilinx имеет несколько источников синхроимпульса. Синхроимпульс 200 МГц является одной из рекомендуемых тактовых частот для использования с интерфейсом Ethernet (50, 100, 125 и 200 МГц).

    5. Clock Type: выбора Differential.

    6. Clock_P Pin Number: Ввод AD12.

    7. Clock_N Pin Number: Ввод AD11.

    8. Clock IO Standard - Оставить пустым.

    9. Reset Pin Number: Ввод AB7. Это значение обеспечивает глобальный сброс в FPGA.

    10. Active Level: выбора Active-High.

    11. Reset IO Standard - Оставить пустым.

    Вы можете получить всю необходимую информацию из спецификации проекта платы.

  2. Нажмите Next.

Введите номера контактов FPGA

  1. На панели FILI/O введите номера для каждого контакта FPGA. Эта информация необходима.

    Номера контактов для сигналов RXD и TXD вводятся от наименее значащей цифры (LSD) до самой значащей цифры (MSB), разделенной запятыми.

    Для имени сигнала...Введите номер контакта FPGA...
    ETH_COLW19
    ETH_CRSR30
    ETH_GTXCLKK30
    ETH_MDCR23
    ETH_MDIOJ21
    ETH_RESET_nL20
    ETH_RXCLKU27
    ETH_RXDU30, U25, T25, U28, R19, T27, T26, T28
    ETH_RXDVR28
    ETH_RXERV26
    ETH_TXDN27, N25, M29, L28, J26, K26, L30, J28
    ETH_TXENM27
    ETH_TXERN29

  2. Щелкните Дополнительные опции (Advanced Options), чтобы развернуть раздел.

  3. Проверьте опцию Generate MDIO module to override PHY settings.

    Эта опция выбирается по следующим причинам:

    • На KC705 плате Xilinx имеются перемычки, которые конфигурируют устройство Ethernet PHY в режиме MII, GMII, RGMII или SGMII. Поскольку в этом примере используются интерфейсы GMII, плата FPGA не работает, если устройства PHY установлены в неправильном режиме. Когда выбрана опция Generate MDIO module to override PHY settings, FPGA использует шину ввода/вывода данных управления (MDIO), чтобы переопределить настройки перемычки и сконфигурировать чип PHY в правильном режиме GMII.

    • Эта опция в настоящее время применяется только к устройству Marvell Alaska PHY 88E1111 и эта KC705 плата использует устройство Marvel.

  4. PHY address (0 – 31): Enter 7.

  5. Нажмите Next.

Запуск необязательных тестов валидации

Этот шаг предоставляет тест валидации для проверки правильности введенной информации путем выполнения косимуляции FPGA в цикле. Вам нужен Xilinx ISE 13.4 или более поздние версии, установленные на том же компьютере. Этот шаг является необязательным, и вы можете пропустить его, если хотите.

Примечание

Для валидации иметь в пути Xilinx или Altera. Используйте hdlsetuptoolpath (HDL Coder), чтобы сконфигурировать инструмент для использования с MATLAB.

Чтобы запустить этот тест, выполните следующие действия.

  1. Проверьте опцию Run FPGA-in-the-Loop test.

  2. Если плата подключена, проверьте опцию Include FPGA board in the test. Необходимо указать IP-адрес платы FPGA. Этот пример предполагает, что плата KC705 Xilinx подключена к хосту-компьютеру и имеет IP-адрес 192.168.0.2.

  3. Нажмите Run Selected Test(s). Тесты занимают около 10 минут.

Сохранение файла определения платы

  1. Щелкните Finish для выхода из мастера создания платы FPGA. Открывается Save As диалоговое окно, в котором запрашивается местоположение файла определения платы FPGA. В данном примере сохраните как C:\boardfiles\KC705.xml.

  2. Щелкните Save, чтобы сохранить файл и выйти.

Использование новой платы FPGA

  1. После сохранения файла определения платы возвращается к менеджеру платы FPGA. Теперь в Списке плат FPGA отображается новая определенная плата.

    Нажмите OK, чтобы закрыть диспетчер плат FPGA.

  2. Новую плату можно просмотреть в списке плат либо из мастера FIL, либо из HDL Workflow Advisor.

    1. Запустите мастер FIL из подсказки MATLAB.

      >>filWizard

      Плата KC705 Xilinx появится в списке плат, и ее можно выбрать для симуляции FPGA в цикле.

    2. Запустите HDL Workflow Advisor.

      На шаге 1.1 выберите FPGA-in-the-Loop и нажмите Launch Board Manager.

      Плата KC705 Xilinx появится в списке плат, и ее можно выбрать для симуляции FPGA в цикле.

HDL Verifier документация

Поддержка

Для просмотра документации необходимо авторизоваться на сайте