HDL Verifier™ позволяет тестировать и проверять Verilog^® и VHDL^® проекты для ПЛИС, ASIC и СнК. Можно проверить RTL на соответствие испытательных стендов, выполняемым в MATLAB^® или Simulink^® использование косимуляции с помощью симулятора HDL. Эти же испытательные стенды могут использоваться с платами разработки FPGA и SoC для проверки реализации HDL на оборудовании.

HDL Verifier предоставляет инструменты для отладки и проверки реализации FPGA на Xilinx^® и Intel^® платы. Можно использовать MATLAB для записи и чтения из регистров, сопоставленных с памятью, для проверки проектов на оборудовании. Можно вставить зонды в проекты и задать условия триггера для загрузки внутренних сигналов в MATLAB для визуализации и анализа.

HDL Verifier генерирует модели верификации для использования в испытательные стенды RTL, включая испытательные стенды универсальной методологии верификации (UVM). Эти модели выполняются изначально в симуляторах, которые поддерживают интерфейс прямого программирования (DPI) SystemVerilog.