Эта модель описывает чисто цифровой приемник кодированных данных Манчестер. Приемник реализован в VHDL/Verilog. Приемник использует простой механизм восстановления синхроимпульса DLL, который требует нескольких циклов для блокировки входящего потока данных. Эффективность приемника исследуется путем применения фазовых и частотных ошибок к случайным образом сгенерированному потоку битов, который кодируется с помощью простой функции MATLAB ®: manchesterencoder ().

Фактический код VHDL/Verilog будет запускаться в ModelSim ®/Incisive ® с помощью блока косимуляции под названием «Смешанный HDL-приемник Манчестер»

В этом примере реализации VHDL используются для блоков нижнего уровня, и реализация верхнего блока находится в Verilog. Соединения с некоторыми сигналами в Verilog и другими в VHDL осуществляются через панель EDA Simulator Link. Несмотря на различия в языках HDL, синтаксис соединений последователен. Также важно заметить, что здесь используется панель портов для подключения к HDL-сигналам, которые на самом деле не являются портами в модуле верхнего уровня. Фактически, соединения с сигналами на любом уровне иерархии HDL могут быть установлены блоком косимуляции HDL Verifier.

Языки, используемые для реализации блоков HDL:

Фактический код VHDL и Verilog будет запускаться в симуляторе HDL, и его выполнение будет рассмотрено в Simulink как поведение блока косимуляции EDA Simulator Link под названием «Mixed HDL Manchester Receiver».

Откройте модель смешанного языка ModelSim ®.

Откройте модель смешанного языка Incisive ®.