Вы можете получить доступ к местоположениям встроенной памяти из MATLAB, используя MATLAB AXI master IP в проекте FPGA и aximaster объект. Объект соединяется с IP по физическому кабелю и позволяет считывать и записывать команды в подчиненные местоположения памяти из командной строки MATLAB.
Чтобы использовать эту функцию, необходимо загрузить пакет аппаратной поддержки для вашей платы FPGA. См. раздел Загрузка пакета поддержки платы FPGA.
Для доступа к расположениям встроенной памяти из MATLAB®необходимо включить основной IP MATLAB AXI в проект FPGA. Этот IP-адрес соединяется с расположением ведомой памяти на плате. IP также отвечает на команды чтения и записи из командной строки MATLAB, по кабелю JTAG, PCI Express или Ethernet.
Чтобы настроить основной IP AXI для доступа от MATLAB, выполните следующие шаги настройки:
Включите MATLAB AXI master IP в проект FPGA. Чтобы добавить путь для IP- файлов к своему проекту, вызовите setupAXIMasterForVivado или setupAXIMasterForQuartus функций.
В проекте FPGA укажите, к каким адресам разрешен доступ AXI master IP.
Примечание
Главный IP AXI поддерживает AXI4 Lite, AXI4 и Altera® Местоположения ведомой памяти Avalon. Соединительные соединения FPGA автоматически преобразуют AXI4 транзакции в протокол каждого адреса.
Скомпилируйте свой проект FPGA, включая мастер MATLAB AXI IP.
Подключите плату FPGA к хосту-компьютеру с помощью физического кабеля (кабель JTAG, PCI Express или Ethernet).
Программируйте FPGA с вашим скомпилированным проектом.
Примечание
С другой стороны, Вы можете выступить, эти шаги в HDL Coder™ вели рабочий процесс при помощи типового исходного проекта, такого как тот, включенный в эти примеры: IP Основной Рабочий процесс Генерации Без Встроенного Процессора РУКИ: Стрела ДЕКА МАКС 10 Комплектов Оценки FPGA (HDL Coder) или IP Основной Рабочий процесс Генерации без Встроенного Процессора РУКИ: (HDL Coder) Xilinx Kintex-7 KC705.
Когда программа работает на вашей плате FPGA, можно создать мастер- объект MATLAB AXI, aximaster. Для доступа к расположениям ведомой памяти на плате используйте readmemory и writememory методы этого объекта.
При использовании JTAG в качестве физического соединения с платой у вас могут быть дополнительные IP-адреса, использующие то же соединение JTAG. Такие IP включают сбор данных FPGA, Altera SignalTap II или Xilinx® Vivado® Logic Analyzer. Основной IP MATLAB AXI может сосуществовать в проекте с другими IP, которые используют соединение JTAG, однако только одно из этих приложений может одновременно использовать кабель JTAG. Отпустите aximaster объект для возврата ресурса JTAG для использования другими приложениями.
Наиболее распространенным противоречивым использованием кабеля JTAG является перепрограммирование FPGA. Остановите любой захват данных FPGA или основное соединение JTAG MATLAB AXI, прежде чем использовать кабель для программирования FPGA.
Максимальная скорость передачи данных между хостом-компьютером и FPGA ограничена тактовой частотой JTAG. Для плат Altera тактовая частота JTAG составляет 12 МГц. или 24 МГц. Для плат Xilinx тактовая частота JTAG составляет 33 МГц. или 66 МГц. Частота JTAG зависит от типа кабеля и максимальной тактовой частоты, поддерживаемой платой FPGA.
