Автоматическая верификация сгенерированного HDL-кода из Simulink
Функция автоматической верификации интегрирует верификацию как часть рабочего процесса для косимуляции HDL с помощью HDL Workflow Advisor. Во время этого рабочего процесса Simulink® генерирует тестовую модель для HDL-косимуляции. Эта тестовая модель сравнивает сгенерированные выходные параметры HDL DUT (поступающие через блок HDL Cosimulation) с исходными выходами блоков Simulink. Шаг автоматической верификации автоматически запускает этот испытательный стенд. Этот шаг возвращает информацию pass/fail в зависимости от того, совпадают ли выходы HDL DUT с выходами исходного блока Simulink в испытательном стенде.
Откройте HDL Workflow Advisor для вашей модели.
Шаг 1.1, выберите
Generic ASIC/FPGA.Выполните все шаги под 2, Prepare Model For HDL Code Generation.
На шаге 3.1.5, Set Testbench Options, выберите Cosimulation model. Затем установите Simulation tool значение
Mentor Graphics ModelSimилиCadence Incisiveдля вашего симулятора HDL.
На шаге 3.2, Generate RTL Code and Testbench, выберите Generate testbench. Этот выбор приводит к появлению шага 3.3.
На шаге 3.3 нажмите Run This Task. HDL Workflow Advisor и HDL Verifier™ проверить сгенерированный HDL с помощью косимуляции между Симулятором HDL и испытательным стендом Simulink. Все соответствующие сообщения о состоянии отображаются в окне состояния в HDL Workflow Advisor.
