Verilog-A является языком для моделирования высокоуровневого поведения аналоговых компонентов и сетей. Verilog-A описывает компоненты математически, для быстрой и точной симуляции.
Программное обеспечение RF Toolbox™ позволяет вам экспортировать описание схемы Verilog-A. Можно создать модель Verilog-A любой пассивной RF- компонента или сети и использовать ее как поведенческую модель для переходного анализа в симуляторе сторонней схемы. Эта возможность используется в технике целостности сигналов. Например, можно импортировать измеренные четырехпортовые S-параметры объединительной платы в тулбокс, экспортировать модель Verilog-A объединительной платы в симулятор схем и использовать модель для определения эффективности вашего драйвера и схемы приемника, когда они взаимодействуют через объединительную плату.
Язык Verilog-A является высокоуровневым языком, который использует модули для описания структуры и поведения аналоговых систем и их компонентов. Модуль является программным базовым блоком, который формирует исполняемую спецификацию системы.
Verilog-A использует модули для захвата высокоуровневого аналогового поведения компонентов и систем. Модули описывают поведение схемы в терминах
Входные и выходные сети, характеризующиеся предопределенными дисциплинами Verilog-A, которые описывают атрибуты сетей.
Уравнения и параметры модуля, которые определяют отношение между входом и выходной сетью математически.
Когда вы создаете модель Verilog-A вашей схемы, тулбокс запишет модуль Verilog-A, который задает входные и выходные цепи схемы и математические уравнения, которые описывают, как схема работает на входе, чтобы получить выход.
Программное обеспечение RF Toolbox позволяет вам экспортировать модель Verilog-A rfmodel объект. Тулбокс обеспечивает один rfmodel объект, rfmodel.rational, который можно использовать для представления любого компонента или сети для экспорта в Verilog-A.
The rfmodel.rational объект представляет компоненты как рациональные функции в форме полюса-остатка, как описано в rfmodel.rational страница с описанием. Это представление может включать комплексные полюсы и остатки, которые происходят в комплексно-сопряженных парах.
Тулбокс реализует каждую rfmodel.rational объект как ряд фильтров S-области Преобразования Лапласа в Verilog-A с использованием формы числитель-знаменатель фильтра преобразования Лапласа:
где
M - порядок полинома числителя.
M - порядок полинома знаменателя.
nk - коэффициент k-й степени s в числителе.
dk - коэффициент k-й степени s в знаменателе.
Количество полюсов в рациональной функции связано с количеством фильтров преобразования Лапласа в модуле Verilog-A. Однако между ними нет соответствия «один в один». Различие возникает из-за того, что тулбокс объединяет каждую пару комплексно-сопряженных полюсов и соответствующие остатки в рациональной функции, чтобы сформировать числитель преобразования Лапласа и знаменатель с вещественными коэффициентами. тулбокс преобразует действительные полюса рациональной функции непосредственно в фильтр преобразования Лапласа в форме числитель-знаменатель.
