Assertion

Проверяйте, является ли сигнал нулем

Библиотека:
Simulink/Верификация модели
HDL-кодер/верификация модели

Описание

Блок Assertion проверяет, являются ли какие-либо элементы входного сигнала 0. Если все элементы ненулевые, значения true (1) и блок ничего не делает. Если нет, блок останавливает симуляцию и возвращает сообщение об ошибке по умолчанию.

Порты

Вход

расширить все

`Port_1` - Входной сигнал
скаляр | вектор | матрица

Входной сигнал для проверки типа «assertion».

Параметры

расширить все

`Enable assertion` - Включить или отключить проверку
`on` (по умолчанию) | `off`

Очистка этого параметра отключает блок и заставляет модель вести себя так, как если бы блок не существовал. Чтобы включить или отключить все блоки верификации, независимо от настройки этой опции, перейдите в окно Параметры Конфигурации, нажмите Diagnostics > Data Validity, разверните раздел Advanced parameters и установите Model Verification block enabling равным Enable all или Disable all.

Информация о командной строке

Параметр: enabled

Тип: Вектор символов

Значения: 'on' | 'off'

По умолчанию: 'on'

`Simulation callback when assertion fails (optional)` - Выражение, которое вычисляется, когда утверждение не удается
`''` (по умолчанию) | выражение MATLAB

Задайте MATLAB^® выражение, чтобы вычислить, когда утверждение прекращает работать. Поскольку выражение оценивается в рабочем пространстве MATLAB, задайте все переменные, используемые в выражении в этой рабочей области.

Зависимости

Чтобы включить этот параметр, выберите параметр Enable assertion.

Информация о командной строке

Параметр: callback

Тип: Вектор символов

Значения: выражение MATLAB

По умолчанию: ''

`Stop simulation when assertion fails` - Останавливать ли симуляцию, когда проверка прекращается
`on` (по умолчанию) | `off`

Выберите этот параметр, чтобы остановить симуляцию в случае сбоя проверки. Очистите этот параметр, чтобы отобразить предупреждение и продолжить симуляцию.

Информация о командной строке

Параметр: stopWhenAssertionFail

Тип: Вектор символов

Значения: 'on' | 'off'

По умолчанию: 'on'

`Sample time` - Задайте время расчета как значение, отличное от `-1`
`-1` (по умолчанию) | скалярный вектор |

Задайте шаг расчета как значение, отличное от -1. Для получения дополнительной информации см. Раздел «Задание шага расчета».

Зависимости

Этот параметр не отображается, если он явно не установлен на значение, отличное от -1. Для получения дополнительной информации смотрите Блоки, для которых шаг расчета не рекомендован.

Программное использование

Параметры блоков: SampleTime

Тип: Вектор символов

Значения: скаляр или вектор

По умолчанию: '-1'

Примеры моделей

Temperature Control System Communicating with Messages

Система регулирования температуры, связывающаяся с сообщениями

Используйте передачу сообщений в распределенной системе, где контроллер управляет несколькими входящими сообщениями от различных отправителей итеративным способом и отправляет сообщения для передачи команд различным приемникам. В примере используется модель системы управления, управляющей температурами в двух разных помещениях с отдельными термостатами. Алгоритмическое моделирование компонентов в основном следует примеру Stateflow Model Bang-Bang Temperature Control System (Stateflow), в то время как связь между компонентами моделируется с помощью сообщений Simulink ® и блоков SimEvents ®. Модели Controller и Thermometer, окрашенные в синий цвет, являются компонентами программного обеспечения, которые, как ожидается, сгенерируют автономный код, в то время как другие компоненты моделируют окружение.

Характеристики блоков

Типы данных	`Boolean` \| `double` \| `fixed point` \| `half` \| `integer` \| `single`
Прямое сквозное соединение	`no`
Многомерные сигналы	`yes`
Сигналы переменного размера	`no`
Обнаружение пересечения нулем	`no`

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Для получения дополнительной информации о том, как Simulink^® Coder™ сгенерированный код обрабатывает блоки Верификация модели, см., Конфигурирование модели для отладки (Simulink Coder).

Не рекомендуемый для производственного кода.

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

HDL Coder™ предоставляет дополнительные опции строения, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Этот блок может использоваться для проверки, является ли входной сигнал нулем во время симуляции, но не включен в аппаратную реализацию.

Генерация кода ПЛК
Сгенерируйте структурированный текстовый код с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Check Dynamic Lower Bound | Check Dynamic Upper Bound | Check Static Lower Bound | Check Static Upper Bound

Представлено до R2006a

Документация

Assertion

Описание

Порты

Вход

`Port_1` - Входной сигнал
скаляр | вектор | матрица

Параметры

`Enable assertion` - Включить или отключить проверку
`on` (по умолчанию) | `off`

Информация о командной строке

`Simulation callback when assertion fails (optional)` - Выражение, которое вычисляется, когда утверждение не удается
`''` (по умолчанию) | выражение MATLAB

Зависимости

Информация о командной строке

`Stop simulation when assertion fails` - Останавливать ли симуляцию, когда проверка прекращается
`on` (по умолчанию) | `off`

Информация о командной строке

`Sample time` - Задайте время расчета как значение, отличное от `-1`
`-1` (по умолчанию) | скалярный вектор |

Зависимости

Программное использование

Примеры моделей

Система регулирования температуры, связывающаяся с сообщениями

Характеристики блоков

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Генерация кода ПЛК
Сгенерируйте структурированный текстовый код с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Документация Simulink

Поддержка

Документация

Assertion

Описание

Порты

Вход

Port_1 - Входной сигнал скаляр | вектор | матрица

Параметры

Enable assertion - Включить или отключить проверку on (по умолчанию) | off

Информация о командной строке

Simulation callback when assertion fails (optional) - Выражение, которое вычисляется, когда утверждение не удается '' (по умолчанию) | выражение MATLAB

Зависимости

Информация о командной строке

Stop simulation when assertion fails - Останавливать ли симуляцию, когда проверка прекращается on (по умолчанию) | off

Информация о командной строке

Sample time - Задайте время расчета как значение, отличное от -1 -1 (по умолчанию) | скалярный вектор |

Зависимости

Программное использование

Примеры моделей

Система регулирования температуры, связывающаяся с сообщениями

Характеристики блоков

Расширенные возможности

Генерация кода C/C + + Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Генерация кода ПЛК Сгенерируйте структурированный текстовый код с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Документация Simulink

Поддержка

`Port_1` - Входной сигнал
скаляр | вектор | матрица

`Enable assertion` - Включить или отключить проверку
`on` (по умолчанию) | `off`

`Simulation callback when assertion fails (optional)` - Выражение, которое вычисляется, когда утверждение не удается
`''` (по умолчанию) | выражение MATLAB

`Stop simulation when assertion fails` - Останавливать ли симуляцию, когда проверка прекращается
`on` (по умолчанию) | `off`

`Sample time` - Задайте время расчета как значение, отличное от `-1`
`-1` (по умолчанию) | скалярный вектор |

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Генерация кода ПЛК
Сгенерируйте структурированный текстовый код с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.