Bias

Добавьте смещение ко входу

развернуть все на странице

Библиотека:
Simulink/Математические операции
Операции HDL-кодера/HDL с плавающей точкой
HDL-кодер/математические операции

Описание

Блок Bias добавляет смещение или смещение к входному сигналу в соответствии с

Y = U + bias

где U - вход блока, а Y - выход.

Порты

Вход

расширить все

`Port_1` - Входной сигнал
скалярный вектор |

Входной сигнал, к которому добавляется смещение, чтобы создать выход сигнал.

Выход

расширить все

`Port_1` - Выходной сигнал
скалярный вектор |

Выходной сигнал, возникающий в результате добавления смещения к входному сигналу.

Параметры

расширить все

`Bias` - Смещение для добавления к входному сигналу
`0.0` (по умолчанию) | `scalar` | `vector`

Задайте значение смещения, чтобы добавить к входному сигналу.

Программное использование

Параметры блоков: Bias

Тип: Вектор символов

Значения: вещественные, конечные

По умолчанию: '0.0'

`Saturate on integer overflow` - Выберите поведение, когда происходит целочисленное переполнение
`off` (по умолчанию) | `on`

Действие Причины для принятия этого действия Что происходит для переполнений Пример

Действие	Причины для принятия этого действия	Что происходит для переполнений	Пример
Установите этот флажок.	Ваша модель имеет возможное переполнение, и вы хотите явную защиту от насыщения в сгенерированном коде.	Переполнения достигает минимального или максимального значения, которое может представлять тип данных.	Максимальное значение, которое `int8` (со знаком, 8-битное целое число) может представлять 127. Любая операция блока, результат которой больше этого максимального значения, вызывает переполнение 8-битного целого числа. При установленном флажке выход блока достигает 127. Точно так же выход блока достигает минимального выходного значения -128.
Не устанавливайте этот флажок.	Вы хотите оптимизировать эффективность вашего сгенерированного кода. Вы хотите избежать переопределения того, как блок обрабатывает сигналы вне области допустимого. Для получения дополнительной информации смотрите Поиск и устранение ошибок диапазона сигнала.	Переполнения переходят к соответствующему значению, которое представимо типом данных.	Максимальное значение, которое `int8` (со знаком, 8-битное целое число) может представлять 127. Любая операция блока, результат которой больше этого максимального значения, вызывает переполнение 8-битного целого числа. Если флажок снят, программное обеспечение интерпретирует значение, вызывающее переполнение, следующим `int8`, что может привести к непреднамеренному результату. Для примера блочный результат 130 (двоичный 1000 0010) выражается как `int8`, есть -126.

Установите этот флажок.

Ваша модель имеет возможное переполнение, и вы хотите явную защиту от насыщения в сгенерированном коде.

Переполнения достигает минимального или максимального значения, которое может представлять тип данных.

Максимальное значение, которое int8 (со знаком, 8-битное целое число) может представлять 127. Любая операция блока, результат которой больше этого максимального значения, вызывает переполнение 8-битного целого числа. При установленном флажке выход блока достигает 127. Точно так же выход блока достигает минимального выходного значения -128.

Не устанавливайте этот флажок.

Вы хотите оптимизировать эффективность вашего сгенерированного кода.

Вы хотите избежать переопределения того, как блок обрабатывает сигналы вне области допустимого. Для получения дополнительной информации смотрите Поиск и устранение ошибок диапазона сигнала.

Переполнения переходят к соответствующему значению, которое представимо типом данных.

Максимальное значение, которое int8 (со знаком, 8-битное целое число) может представлять 127. Любая операция блока, результат которой больше этого максимального значения, вызывает переполнение 8-битного целого числа. Если флажок снят, программное обеспечение интерпретирует значение, вызывающее переполнение, следующим int8, что может привести к непреднамеренному результату. Для примера блочный результат 130 (двоичный 1000 0010) выражается как int8, есть -126.

Когда вы устанавливаете этот флажок, насыщение применяется к каждой внутренней операции на блоке, а не только к выходу или результату. Обычно процесс генерации кода может обнаружить, когда переполнение невозможно. В этом случае генератор кода не производит код насыщения.

Программное использование

Параметры блоков: DoSatur

Тип: Вектор символов

Значение: 'off' | 'on'

По умолчанию: 'off'

Примеры моделей

Exploring the Solver Jacobian Structure of a Model

Исследование якобиевой структуры модели решателя

Пример показывает, как использовать Simulink ®, чтобы исследовать шаблон якобианской разреженности решателя, и связь между шаблоном якобианской разреженности решателя и зависимостью между компонентами физической системы. Используется модель Simulink, которая моделирует синхронизацию трех метрономов, размещенных на свободной движущейся основе.

Откройте модель

Характеристики блоков

Типы данных	`double` \| `fixed point` \| `half` \| `integer` \| `single`
Прямое сквозное соединение	`yes`
Многомерные сигналы	`no`
Сигналы переменного размера	`yes`
Обнаружение пересечения нулем	`no`

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

HDL Coder™ предоставляет дополнительные опции строения, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Этот блок имеет одну архитектуру HDL по умолчанию.

Свойства блоков

ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках вашего проекта. Распределённая конвейеризация не перераспределяет эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Документация

Bias

Описание

Порты

Вход

`Port_1` - Входной сигнал
скалярный вектор |

Выход

`Port_1` - Выходной сигнал
скалярный вектор |

Параметры

`Bias` - Смещение для добавления к входному сигналу
`0.0` (по умолчанию) | `scalar` | `vector`

Программное использование

`Saturate on integer overflow` - Выберите поведение, когда происходит целочисленное переполнение
`off` (по умолчанию) | `on`

Программное использование

Примеры моделей

Исследование якобиевой структуры модели решателя

Характеристики блоков

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Генерация кода ПЛК
Сгенерируйте структурированный текстовый код с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Документация Simulink

Поддержка

Документация

Bias

Описание

Порты

Вход

Port_1 - Входной сигнал скалярный вектор |

Выход

Port_1 - Выходной сигнал скалярный вектор |

Параметры

Bias - Смещение для добавления к входному сигналу 0.0 (по умолчанию) | scalar | vector

Программное использование

Saturate on integer overflow - Выберите поведение, когда происходит целочисленное переполнение off (по умолчанию) | on

Программное использование

Примеры моделей

Исследование якобиевой структуры модели решателя

Характеристики блоков

Расширенные возможности

Генерация кода C/C + + Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Генерация кода ПЛК Сгенерируйте структурированный текстовый код с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Документация Simulink

Поддержка

`Port_1` - Входной сигнал
скалярный вектор |

`Port_1` - Выходной сигнал
скалярный вектор |

`Bias` - Смещение для добавления к входному сигналу
`0.0` (по умолчанию) | `scalar` | `vector`

`Saturate on integer overflow` - Выберите поведение, когда происходит целочисленное переполнение
`off` (по умолчанию) | `on`

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Генерация кода ПЛК
Сгенерируйте структурированный текстовый код с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.