Counter Free-Running

Отсчет и переполнение обратно в нуль после достижения максимального значения для заданного количества бит

Библиотека:
Simulink/Источники
HDL-кодер/Источники

Описание

Блок Counter Free-Running отсчитывается до достижения максимального значения, 2^Nbits - 1, где Nbits количество бит. Затем счетчик переполнен до нуля и снова начинает подсчет.

После переполнения счетчик всегда инициализируется до нуля. Однако, если вы выбираете глобальное двойное переопределение, Counter Free-Running блок не возвращается к нулю.

Примечание

Этот блок не сообщает о переносе предупреждений о переполнении во время симуляции. Чтобы сообщить об этих предупреждениях, смотрите Simulink.restoreDiagnostic страница с описанием. Блок сообщает об ошибках из-за переноса при переполнении.

Порты

Выход

расширить все

`Port_1` - Значение счетчика
скаляр

Значение счетчика, заданное как беззнаковое целое число 8 бит, 16 бит или 32 бит.

Типы данных: uint8 | uint16 | uint32

Параметры

расширить все

`Number of Bits` - Количество бит
`16` (по умолчанию) | скаляром

Задайте количество бит как конечное, действительное. Когда вы задаете:

Положительное целое число, например 8блок насчитывает до 2⁸ – 1, что 255.
Беззнаковое целочисленное выражение, например uint8(8), блок отсчитывает до uint8 (2^uint8(8) – 1), что 254.

Программное использование

Параметры блоков: NumBits

Тип: Вектор символов

Значения: скаляр

По умолчанию: '16'

`Sample time` - Интервал между выборками
`-1` (по умолчанию) | скалярный вектор |

Задайте временной интервал между выборками как скаляр (sampling period), или двухэлементный вектор ([sampling period, initial offset]). Чтобы наследовать шаг расчета, установите этот параметр равным -1. Для получения дополнительной информации см. Раздел «Задание шага расчета».

Программное использование

Параметры блоков: tsamp

Тип: Вектор символов

Значения: скаляр | вектор

По умолчанию: '-1'

Примеры моделей

Bit Specification Using a Positive Integer

Спецификация битов с использованием положительного целого числа

Задайте количество бит в блоке Counter Free-Running как положительное целое число.

Откройте модель

Bit Specification Using an Unsigned Integer Expression

Спецификация битов с использованием беззнакового целого выражения

Задайте количество бит в блоке Counter Free-Running в виде беззнакового целого выражения.

Откройте модель

Характеристики блоков

Типы данных	`fixed point` \| `integer`
Прямое сквозное соединение	`no`
Многомерные сигналы	`no`
Сигналы переменного размера	`no`
Обнаружение пересечения нулем	`no`

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Не рекомендуемый для производственного кода. Относится к пределам и ограничениям на скорость и память, часто встречающиеся во встраиваемых системах. Сгенерированный код может содержать динамическое выделение и освобождение памяти, рекурсию, дополнительные накладные расходы на память и широко меняющиеся времена выполнения. Хотя код функционально действителен и в целом приемлем в окружениях, богатых ресурсами, меньшие целевые процессоры часто не могут поддерживать такой код. Обычно блоки эволюционируют в сторону того, чтобы быть подходящими для производственного кода. Таким образом, блоки, подходящие для производственного кода, остаются подходящими.

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

HDL Coder™ предоставляет дополнительные опции строения, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Этот блок имеет одну архитектуру HDL по умолчанию.

Свойства блоков

ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках вашего проекта. Распределённая конвейеризация не перераспределяет эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Документация

Counter Free-Running

Описание

Порты

Выход

`Port_1` - Значение счетчика
скаляр

Параметры

`Number of Bits` - Количество бит
`16` (по умолчанию) | скаляром

Программное использование

`Sample time` - Интервал между выборками
`-1` (по умолчанию) | скалярный вектор |

Программное использование

Примеры моделей

Спецификация битов с использованием положительного целого числа

Спецификация битов с использованием беззнакового целого выражения

Характеристики блоков

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Генерация кода ПЛК
Сгенерируйте структурированный текстовый код с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Документация Simulink

Поддержка

Документация

Counter Free-Running

Описание

Порты

Выход

Port_1 - Значение счетчика скаляр

Параметры

Number of Bits - Количество бит 16 (по умолчанию) | скаляром

Программное использование

Sample time - Интервал между выборками -1 (по умолчанию) | скалярный вектор |

Программное использование

Примеры моделей

Спецификация битов с использованием положительного целого числа

Спецификация битов с использованием беззнакового целого выражения

Характеристики блоков

Расширенные возможности

Генерация кода C/C + + Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Генерация кода ПЛК Сгенерируйте структурированный текстовый код с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Документация Simulink

Поддержка

`Port_1` - Значение счетчика
скаляр

`Number of Bits` - Количество бит
`16` (по умолчанию) | скаляром

`Sample time` - Интервал между выборками
`-1` (по умолчанию) | скалярный вектор |

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Генерация кода ПЛК
Сгенерируйте структурированный текстовый код с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.