Detect Decrease

Детектируйте уменьшение значения сигналов

развернуть все на странице

Библиотека:
Simulink/Логические и битовые операции
HDL-кодер/логика и битовые операции

Описание

Блок Detect Decrease определяет, является ли вход строго меньше своего предыдущего значения.

Этот блок поддерживает только дискретные шаги расчета.

Порты

Вход

расширить все

`Port_1` - Входной сигнал
скаляр | вектор | матрица

Входной сигнал, заданный как скаляр, вектор или матрица.

Выход

расширить все

`Port_1` - Выходной сигнал
0 | 1

Выходной сигнал, true (равный 1), когда входной сигнал меньше своего предыдущего значения; false (равно 0), когда входной сигнал больше или равен своему предыдущему значению.

Параметры

расширить все

`Initial condition` - Начальное условие для предыдущего входа
0 (по умолчанию) | скалярный вектор |

Установите начальное условие для предыдущего входа U/z.

Программное использование

Параметры блоков: vinit

Тип: Вектор символов

Значения: скаляр | вектор

По умолчанию: '0'

`Input processing` - Задайте обработку на основе выборок или фреймов
`Elements as channels (sample based)` (по умолчанию) | `Columns as channels (frame based)`

Укажите, выполняет ли блок обработку на основе выборок или фреймов:

Columns as channels (frame based) - Обрабатывайте каждый столбец входа как отдельный канал (обработка на основе фрейма).
Примечание
Для обработки на основе фрейма требуется лицензия DSP System Toolbox™.
Для получения дополнительной информации смотрите Концепции на основе выборок и фреймов (DSP System Toolbox).
Elements as channels (sample based) - Обработайте каждый элемент входа как отдельный канал (основанная на выборке обработка).

Используйте Input processing, чтобы определить, выполняет ли блок обработку на основе выборок или фреймов. Блок принимает основанные на кадрах сигналы для входа u. Все другие входные сигналы должны быть основаны на дискретизации.

Входной сигнал u	Режим обработки входных параметров	Блок работает?
Основанный на выборке	Основанный на выборке	Да
Основанный на системах координат	Основанный на выборке	Нет, вызывает ошибку
Основанный на выборке	Основанный на системах координат	Да
Основанный на системах координат	Основанный на системах координат	Да

Для получения дополнительной информации об этих двух режимах обработки смотрите Концепции на основе выборок и фреймов (DSP System Toolbox).

Программное использование

Параметры блоков: InputProcessing

Тип: Вектор символов

Значения: 'Columns as channels (frame based)' | 'Elements as channels (sample based)'

По умолчанию: 'Elements as channels (sample based)'

`Output data type` - Тип данных выхода
`boolean` (по умолчанию) | `uint8`

Установите тип выходных данных равным boolean или uint8.

Программное использование

Параметры блоков: OutDataTypeStr

Тип: Вектор символов

Значения: 'boolean' | 'uint8'

По умолчанию: 'boolean'

Примеры моделей

Обнаружение уменьшающихся значений сигналов

Определите, является ли входной сигнал строго меньше своего предыдущего значения, используя блок Detect Declase.

Откройте модель

Характеристики блоков

Типы данных	`Boolean` \| `double` \| `enumerated` \| `fixed point` \| `integer` \| `single`
Прямое сквозное соединение	`yes`
Многомерные сигналы	`yes`
Сигналы переменного размера	`yes`
Обнаружение пересечения нулем	`no`

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Сгенерированный код опирается на memcpy или memset функции (string.h) при определенные обстоятельства.

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

HDL Coder™ предоставляет дополнительные опции строения, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Этот блок имеет одну архитектуру HDL по умолчанию.

Свойства блоков

ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках вашего проекта. Распределённая конвейеризация не перераспределяет эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Генерация кода ПЛК
Сгенерируйте структурированный текстовый код с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Представлено до R2006a

Документация

Detect Decrease

Описание

Порты

Вход

`Port_1` - Входной сигнал
скаляр | вектор | матрица

Выход

`Port_1` - Выходной сигнал
0 | 1

Параметры

`Initial condition` - Начальное условие для предыдущего входа
0 (по умолчанию) | скалярный вектор |

Программное использование

`Input processing` - Задайте обработку на основе выборок или фреймов
`Elements as channels (sample based)` (по умолчанию) | `Columns as channels (frame based)`

Программное использование

`Output data type` - Тип данных выхода
`boolean` (по умолчанию) | `uint8`

Программное использование

Примеры моделей

Обнаружение уменьшающихся значений сигналов

Характеристики блоков

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Генерация кода ПЛК
Сгенерируйте структурированный текстовый код с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Документация Simulink

Поддержка

Документация

Detect Decrease

Описание

Порты

Вход

Port_1 - Входной сигнал скаляр | вектор | матрица

Выход

Port_1 - Выходной сигнал 0 | 1

Параметры

Initial condition - Начальное условие для предыдущего входа 0 (по умолчанию) | скалярный вектор |

Программное использование

Input processing - Задайте обработку на основе выборок или фреймов Elements as channels (sample based) (по умолчанию) | Columns as channels (frame based)

Программное использование

Output data type - Тип данных выхода boolean (по умолчанию) | uint8

Программное использование

Примеры моделей

Обнаружение уменьшающихся значений сигналов

Характеристики блоков

Расширенные возможности

Генерация кода C/C + + Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Генерация кода ПЛК Сгенерируйте структурированный текстовый код с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Документация Simulink

Поддержка

`Port_1` - Входной сигнал
скаляр | вектор | матрица

`Port_1` - Выходной сигнал
0 | 1

`Initial condition` - Начальное условие для предыдущего входа
0 (по умолчанию) | скалярный вектор |

`Input processing` - Задайте обработку на основе выборок или фреймов
`Elements as channels (sample based)` (по умолчанию) | `Columns as channels (frame based)`

`Output data type` - Тип данных выхода
`boolean` (по умолчанию) | `uint8`

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Генерация кода ПЛК
Сгенерируйте структурированный текстовый код с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.