Reshape

Измените размерность сигнала

Библиотека:
Simulink/Математические операции
HDL-кодер/математические операции

Описание

Блок Reshape изменяет размерность входного сигнала на размерность, которую вы задаете, используя параметр Output dimensionality. Например, можно использовать блок, чтобы изменить вектор N -элемент на матричный сигнал 1-by N или N -by-1.

Порты

Вход

расширить все

`Port_1` - Входной сигнал
скаляр | вектор | матрица

Входной сигнал, размерности которого изменяются на основе параметра Output dimensionality.

Выход

расширить все

`Port_1` - Выходной сигнал
скаляр | вектор | матрица

Выходной сигнал, созданный с размерностями, заданными в параметре Output dimensionality.

Параметры

расширить все

`Output dimensionality` - Размерности выходного сигнала
`1-D array` (по умолчанию) | `Column vector (2-D)` | `Row vector (2-D)` | `Customize` | `Derive from reference input port`

Задайте размерность выходного сигнала.

Выходная размерность	Описание
1-D массив	Преобразует многомерный массив в вектор (1-D) сигнал массива. Вектор выхода состоит из первого столбца матрицы входа, за которым следует второй столбец и так далее. (Эта опция оставляет векторный вход неизменным.)
Вектор-столбец	Преобразует вектор, матрицу или многомерный входной сигнал в матрицу-столбец, M на 1 матрицу, где M - количество элементов входного сигнала. Для матриц преобразование выполняется в основном порядке. Для многомерных массивов преобразование выполняется по первой размерности.
Вектор-строка	Преобразует вектор, матрицу или многомерный входной сигнал в матрицу-строку, матрицу N 1 байт, где N - количество элементов входного сигнала. Для матриц преобразование выполняется в основном порядке. Для многомерных массивов преобразование выполняется по первой размерности.
Настроить	Преобразует входной сигнал в выход сигнал, размерности которого вы задаете, используя параметр Выхода размерностей.
Вывод из опорного входного порта	Создает второй входной порт, Ref, на блоке. Выводит размерности выходного сигнала из размерностей входного сигнала на входной порт Ref. Выбор этой опции отключает параметр Output dimensions. Когда вы выбираете этот параметр, входные сигналы для обоих входных портов, U и Ref, должны иметь один и тот же режим дискретизации (основанный на дискретизации или основанный на кадре).

Программное использование

Параметры блоков: OutputDimensionality

Тип: Вектор символов

Значение: '1-D array' | 'Column vector (2-D)' | 'Row vector (2-D)' | 'Customize' | 'Derive from reference input port'

По умолчанию: '1-D array'

`Output dimensions` - Пользовательские размерности выходного сигнала
`[1,1]` (по умолчанию) | `[integer]` | `[integer,integer]`

Задайте размерности для сигнала выхода. Значение может быть одно- или многоэлементным вектором. Значение [N] выводит вектор размера N. Значение [M N] выводит M-by- N матрица. Количество элементов входного сигнала должно совпадать с количеством элементов, заданным параметром Output dimensions. Для многомерных массивов преобразование выполняется по первой размерности.

Зависимость

Чтобы включить этот параметр, установите Output dimensionality равным Customize.

Программное использование

Параметры блоков: OutputDimensions

Тип: Вектор символов

Значение: '[integer,intger]' |

По умолчанию: '[1,1]'

Характеристики блоков

Типы данных	`Boolean` \| `bus` \| `double` \| `enumerated` \| `fixed point` \| `half` \| `integer` \| `single`
Прямое сквозное соединение	`yes`
Многомерные сигналы	`yes`
Сигналы переменного размера	`yes`
Обнаружение пересечения нулем	`no`

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

HDL Coder™ предоставляет дополнительные опции строения, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Этот блок имеет одну архитектуру HDL по умолчанию.

Свойства блоков

ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках вашего проекта. Распределённая конвейеризация не перераспределяет эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Комплексные данные

Этот блок поддерживает генерацию кода для сложных сигналов.

Генерация кода ПЛК
Сгенерируйте структурированный текстовый код с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Squeeze

Темы

Группируйте невиртуальные шины в массивах шин

Представлено до R2006a

Документация

Reshape

Описание

Порты

Вход

`Port_1` - Входной сигнал
скаляр | вектор | матрица

Выход

`Port_1` - Выходной сигнал
скаляр | вектор | матрица

Параметры

`Output dimensionality` - Размерности выходного сигнала
`1-D array` (по умолчанию) | `Column vector (2-D)` | `Row vector (2-D)` | `Customize` | `Derive from reference input port`

Программное использование

`Output dimensions` - Пользовательские размерности выходного сигнала
`[1,1]` (по умолчанию) | `[integer]` | `[integer,integer]`

Зависимость

Программное использование

Характеристики блоков

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Генерация кода ПЛК
Сгенерируйте структурированный текстовый код с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Темы

Документация Simulink

Поддержка

Документация

Reshape

Описание

Порты

Вход

Port_1 - Входной сигнал скаляр | вектор | матрица

Выход

Port_1 - Выходной сигнал скаляр | вектор | матрица

Параметры

Output dimensionality - Размерности выходного сигнала 1-D array (по умолчанию) | Column vector (2-D) | Row vector (2-D) | Customize | Derive from reference input port

Программное использование

Output dimensions - Пользовательские размерности выходного сигнала [1,1] (по умолчанию) | [integer] | [integer,integer]

Зависимость

Программное использование

Характеристики блоков

Расширенные возможности

Генерация кода C/C + + Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Генерация кода ПЛК Сгенерируйте структурированный текстовый код с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Темы

Документация Simulink

Поддержка

`Port_1` - Входной сигнал
скаляр | вектор | матрица

`Port_1` - Выходной сигнал
скаляр | вектор | матрица

`Output dimensionality` - Размерности выходного сигнала
`1-D array` (по умолчанию) | `Column vector (2-D)` | `Row vector (2-D)` | `Customize` | `Derive from reference input port`

`Output dimensions` - Пользовательские размерности выходного сигнала
`[1,1]` (по умолчанию) | `[integer]` | `[integer,integer]`

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Генерация кода ПЛК
Сгенерируйте структурированный текстовый код с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.